CN1512581A - 一种高晶格匹配性的光电集成电路元件及其制作方法 - Google Patents

Abstract

一种高晶格匹配性的光电集成电路元件及其制作方法。它是采用二氧化硅层选择性将二极管及电晶体设置于基底上；在硅基底上形成二氧化硅层，选择性蚀刻二氧化硅层，以定义出二极管预定区及场效电晶体预定区；接续在预定区依序成长二极管、保护层及电晶体，保护层用于将二极管及电晶体作一绝缘隔离。具有提供具有完美结晶度的光电集成电路元件、避免砷化镓基板所产生的晶格缺陷、大幅降低成本及防止其连接导线误触的功效。

Description

一种高晶格匹配性的光电集成电路元件及其制作方法

技术领域

本发明是有关于一种光电集成电路(optoelectronicintegrated circuit，OEIC)元件及其制作方法，特别是有关于一种有效将二极管及电晶体隔离，且具有高度晶格匹配(lattice match)的光电集成电路(optoelectronicintegratedcircuit，OEIC)元件及其制作方法。

背景技术

众所周知，光电集成电路(optoelectronicintegrated circuit，OEIC)是在一基板上包含电子电路部分及光学电路部分元的单片集成光学元件，是快速且大量的光学传输体系发展的关键装置。

在光电集成电路装置的结构上，一般是以发射短波长蓝光的氮化镓(GaN)作为发光层，且形成于砷化镓(GaAS)基板上，以达到电子讯号及光讯号在发光层的互相连结。

在目前的光学元件技术中，各磊晶层的晶格常数(lattice constant)不匹配的问题，一直是造成光电集成电路元件的发光效率与使用寿命不易提升的瓶颈。以氮化镓(GaN)为例，氮化镓(GaN)是非常重要的宽能隙(wide bandgap)半导体材料，可以用来做绿光、蓝光到紫外线的光电集成电路元件。但是因为块材的GaN的成长一直有困难，所以目前GaN大多成长在以蓝宝石(sapphire)GaP、InP、砷化镓(GaAs)或碳化硅(SiC)构成的基板上，以晶格常数(lattice constant)来说，氮化镓(GaN)为3.180，而砷化镓(GaAs)为5.653，两者相差近1.473。相差如此大的晶格常数，氮化镓(GaN)形成于砷化镓(GaAs)基板上，会造成严重的晶格缺陷(lattice defects)

在另一方面，将砷化镓(GaAs)作为基板，在其上形成氮化镓发光层时，由于氮化镓具有高结晶度(crystallinity)，在利用MOCVD使其成膜时，高的沉积温度是必需超过1000℃(视沉积的过程而定)，此时砷化镓(GaAs)基板，会因为高温而产生砷移除(arsenicelimination)的现像，大约高于300℃时，砷会产生气化而移除表面，造成表面凹陷(dimples)产生。凹陷产生在砷化镓(GaAs)基板及氮化镓(GaN)发光层之间。所以以砷化镓作基板，控制其上形成高结晶度(crystallinity)氮化镓(GaN)的制程温度，以避免在界面产生凹陷的现象，在制程上是相当不易的。

为了解决所述问题，一种具有缓冲层(bufferlayer)的光电集成电路元件被提出来。其是于基板与氮化镓(GaN)之间形成一氮化镓(GaN)做为缓冲层，晶格常数与基板相近的缓冲层，可以提供成核位置，以利于GaN成核成长，以形成相同的晶体结构，以提升GaN的结晶度。其主要缺陷在于：

虽然采用了GaN做为缓冲层，部分解决了砷化镓(GaAs)基板表面砷移除，造成界面凹陷的现象，但是砷化镓(GaAs)基板与GaN缓冲层的晶格常数仍相差约13.8％，晶格不匹配仍然相当大，因此在砷化镓(GaAs)基板与GaN之间的界面，会有相当高密度的线缺陷(defect)产生，使其发光效率降低，且使用寿命缩短。

在美国专利第6,355,945号中也揭露出一种具有氧化锌(ZnO)为缓冲层的光电集成电路元件，以氧化锌(ZnO)作为缓冲层，形成于砷化镓(GaAs)基板与GaN之间。

参阅图1所示，为传统的具有氧化锌缓冲层的光电集成电路元件的结构剖面图。在砷化镓(GaAs)基板11上，磊晶制作发光二极管元件110(光电集成电路元件的光学电路部分)，及一金属半导体场效电晶体(metal-semiconductor field effect transistor；MESFET)160作为光电集成电路元件的电子电路部分。发光二极管元件110中，标号120是显示一缓冲层，由氧化锌所构成，其主要作用在于：降低基板100与后续磊晶层(n-GaN)130之间的晶格不匹配及防止氮化镓(GaN)直接形成于砷化镓(GaAs)基板上，导致产生砷移除的现象。

这样的作法虽然彻底解决了砷化镓(GaAs)基板表面砷移除所造成界面凹陷的现象，且利用氧化锌去匹配与氮化镓(GaN)之间的晶格。

但是，其采用砷化镓(GaAs)为基板，而氧化锌(ZnO)与砷化镓(GaAs)的晶格常数分别为3.25及5.653，晶格匹配差距仍然相当大，因此相当高密度的线缺陷(defect)问题依然存在，其差排(dislocation)密度也相当高，一旦这些差排延伸进入第一型束缚层，势必会严重破坏元件的特性，使其发光效率降低，且使用寿命缩短。因此，光电集成电路元件的各磊晶层晶格不匹配的问题，急需更佳的改善效果；

此外，在传统光电集成电路元件中，由于二极管与电晶体的相邻过近，使两者之间的连接导线易产生电场效应，或连结导线误触二极管非连接电极部位。

发明内容

本发明主要目的是提供一种高晶格匹配性的光电种体电路元件，其除免除所述传统的干扰问题，且二极管各磊晶层之间的晶格匹配性亦较传统为佳，达到有效将二极管及电晶体隔离的目的。

本发明的第二目的是提供一种高晶格匹配性的光电集成电路元件及其制作方法，以降低二极管元件中各磊晶层之间的晶格不匹配及降低线缺陷，达到提供具有完美结晶度的光电集成电路元件的目的。

本发明的第三目的是提供一种高晶格匹配性的光电集成电路元件及其制作方法，以硅取代砷化镓作为基板，达到避免砷化镓基板所产生的晶格缺陷及大幅降低成本的目的。

本发明的第四目的是提供一种高晶格匹配性的光电集成电路元件及其制作方法，通过有效隔离二极管元件与电晶元件，确保两者之间仅由一连接导线相连接，达到不会造成任何元件干扰，防止其连接导线误触发生的目的。

本发明的目的是这样实现的：一种高晶格匹配性的光电集成电路元件，其特征是：它包括有作为该光电集成电路元件的光学电路部分的发光二极管部分及该光电集成电路元件的电子电路部分的场效电晶体部分，所述发光二极管部分至少包括有：

一基底具有第一晶格常数，所述场效电晶体部分形成于该基底；

一第一多层缓冲层设置于所述基底表面，所述第一多层缓冲层的晶格常数呈现梯度变化，由所述第一多层缓冲层底部所具有的所述第一晶格常数逐渐变化为所述第一多层缓冲层表面所具有的一第二晶格常数；

一第二多层缓冲层设置于所述第一多层缓冲层表面，所述第二多层缓冲层的晶格常数呈现梯度变化，由所述第二多层缓冲层底部所具有的所述第二晶格常数逐渐变化为所述第二多层缓冲层表面所具有的一第三晶格常数；

一第一型束缚层设置于所述第二多层缓冲层表面具有第三晶格常数；

一活性层设置于所述第一型束缚层表面；

一第一型电极设置于所述活性层部分表面；一第二型束缚层设置于所述活性层表面；

一第二型电极设置于所述第二型束缚层部分表面；一线路连接所述场效电晶体与所述第一型电极。

所述光电集成电路元件更包括一保护层形成于所述发光二极管及场效电晶体之间，所述线路是以该保护层与所述发光二极管隔开。

所述基底包括硅；所述第一多层缓冲层包括B_xGa_(1-x)P；所述第二多层缓冲层为In_WGa_1-Z-WN，以及所述第一型束缚层包括氮化镓系化合物。

所述基底包括碳化硅；所述第一多层缓冲层包括B_xGa_(1-x)P，所述第一多层缓冲层包括In_YGa_1-YN；以及所述第一型束缚层包括氮化镓系化合物。

所述基底包括磷化镓；所述第一多层缓冲层包括B_xGa_(1-x)P；所述第一多层缓冲层包括In_YGa_1-YN；以及所述第一型束缚层包括氮化镓系化合物。

所述基底包括砷化镓；所述第一多层缓冲层包括GaAs_1-YP_Y与B_xGa_(1-x)P，所述第二多层缓冲层包括InYGa_1-YN；以及所述第一型束缚层包括氮化镓系化合物。

本发明还提供一种高晶格匹配性的光电集成电路元件，其特征是：它包括一作为该光电集成电路元件的光学电路部分的发光二极管部分及该光电集成电路元件的电子电路部分的场效电晶体部分，所述发光二极管部分至少包括有：

一基底为一硅基底，所述场效电晶体部分形成于该基底；

一由硼化磷所组成的第一缓冲层设置于所述基底表面，具有一第二晶格常数；

一由氮化镓系化合物所组成的第一型束缚层设置于所述第二多层缓冲层表面，具有第三晶格常数；

一活性层设置于所述第一型束缚层表面；

一第一型电极设置于所述活性层部分表面；一第二型束缚层设置于所述活性层表面；

一第二型电极设置于所述第二型束缚层部分表面；以及一线路连接所述场效电晶体与所述第一型电极。

它还包含有一第二多层缓冲层设置于所述第一多层缓冲层表面与所述活性层之间，所述第二多层缓冲层的晶格常数呈现梯度变化，由所述第二多层缓冲层底部所具有的所述第二晶格常数逐渐变化为所述第二多层缓冲层表面所具有的一第三晶格常数。

所述光电集成电路元件更包括有一保护层形成于所述发光二极管及所述场效电晶体之间，所述线路是以该保护层与所述发光二极管隔开。

本发明还提供一种高晶格匹配性的光电集成电路元件的制作方法，其特征是：它至少包括下列步骤：

(1)提供一基底，在所述基底形成一二氧化硅层；

(2)选择性蚀刻所述二氧化硅层，以定义出发光二极管预定区及场效电晶体预定区，且在所述发光二极管预定区依序形成至少一层的缓冲层、一第一型束缚层、一活性层及第二型束缚层，以构成光电集成电路元件的发光二极管部分；

(3)形成一保护层，顺应性贴附于所述发光二极管部分及部分的所述二氧化硅层；

(4)形成一离子值布区于场效电晶体预定区，再以硅基板为蚀刻停止层，移去所述离子值布区的二氧化硅层；

(5)形成一二次离子植布区于所述离子植布区，并在所述二次离子植布区上形成一源极、一漏极及一栅极氧化层，再形成一栅极于栅极氧化层上；

(6)以所述第二型束缚层及活性层为蚀刻停止层，对所述保护层进行选择性蚀刻，留下形成于所述二氧化硅层上的保护层；

(7)形成一第二型电极于所述第二型束缚层上，形成第一型电极于所述活性层上；

(8)形成一线路连接所述第一型电极与所述源极，该线路是以所述保护层与发光二极管隔开。

本发明的特征之一在于：利用至少一层多层缓冲层(可包含第一多层缓冲层与第二多层缓冲层)设置于光电集成电路元件，作为光学电路部分的发光二极管第一型束缚层与基底之间，且多层缓冲层的晶格常数呈现梯度变化，靠近基底的第一多层缓冲层的晶格常数与基底的晶格常数为相近，晶格常数再递增或递减，以趋近第二多层缓冲层的晶格常数，使靠近第二多层缓冲层的第一多层缓冲层的晶格常数与第二多层缓冲层的晶格常数为相近。

本发明的特征之二在于：利用第二多层缓冲层设置于第一多层缓冲层与第一型束缚层之间，且第二多层缓冲层的晶格常数呈现梯度化，靠近第一多层缓冲层的第二多层缓冲层的晶格常数与第一多层缓冲层的晶格常数略为相近，晶格常数再递增或递减，以趋近第一型束缚层的晶格常数，使靠近第一型束缚层的第二多层缓冲层的晶格常数，与第一型束缚层的晶格常数略为相近。

本发明的特征之三在于：本发明是关于利用一硅基板，在其上形成磷化硼作为第一缓冲层，以取代砷化镓(GaAs)基板，在其上可形成第一缓冲层，亦可直接在其上形成第一型束缚层氮化镓(GaN)、活化层及第一型束缚层。

本发明的特征之四在于：本发明是采用一二氧化硅层选择性将二极管及电晶体设置于基底上；其主要在硅基底上形成一二氧化硅层，且选择性蚀刻所述二氧化硅层，以定义出二极管预定区及场效电晶体预定区。接续在预定区依序成长二极管、二极管保护层及电晶体，所述保护层可用与将二极管及电晶体作一绝缘隔离。

本发明的特征之五在于：所述基底，例如为碳化硅(3C-Si)，所述第一多层缓冲层，例如为B_XGa_(1-x)P，所述第一多层缓冲层，例如，为In_1-ZGa_ZN，并且所述第一型束缚层，例如为氮化镓(GaN)系化合物。如此，所述第一晶格常数大体为4.32、所述第二晶格常数大体为4.538以及所述第三晶格常数大体为4.51。

下面结合较佳实施例配合附图详细说明。

附图说明

图1是传统具有缓冲层的光电集成电路元件的示意图。

图2是本发明的光电集成电路元件的剖面示意图。

图3是本发明的另一种光电集成电路元件的剖面示意图。

图4是本发明的再一种光电集成电路元件的剖面示意图。

图5-图11是本发明的光电集成电路元件的制作流程示意图。

图12是本发明的实施例7的光电集成电路元件的剖面示意图。

具体实施方式

首先参阅图2-图4所示，本发明的光电集成电路元件，至少包括有：一基底200、一设置于基底200表面的第一多层缓冲层220、一设置于第一多层缓冲层220表面的第二多层缓冲层222、一设置于第二多层缓冲层222表面的第一型束缚层230及一设置于第一型束缚层230表面的活性层250和一第二型束缚层232设置于所述活性层250表面；一第一型电极242设置于所述第二型束缚层232及一第二型电极240设置于所述活性层250。

此光电集成电路元件亦包含有一具有一源极270、一漏极272及一栅极280的场效电晶体(field effect transistor；FET)260于基底200上作为其电子电路部分，利用一线路290与光学电路(发光二极管)310部分连结。

所述场效电晶体系与发光二极管形成于一相同基板上，且具有一间隔。其中，第一多层缓冲层220可以单一组成依据不同组成比例调整所构成。本发明的光电集成电路元件的第一多层缓冲层320也可由一种以上组成，各组成依据不同组成比例调整，构成多种组成的第一多层缓冲层320(由321及323构成)，如图3所示。

而本发明的光电集成电路元件的第一多层缓冲层420亦可由单一组成所构成，如图4所示。

以下先以本发明中具有单一组成的第一多层缓冲层220的光电集成电路元件为例，如图2所示，说明元件光学电路(发光二极管)的各层特性。

基底200具有一第一晶格常数(C1)。第一多层缓冲层220的晶格常数呈现梯度(grading)变化，由第一多层缓冲层220底部所具有的第一晶格常数(C1)逐渐变化为第一多层缓冲层220表面所具有的一第二晶格常数(C2)。换句话说，靠近基底200的第一多层缓冲层202的晶格常数与基底200的晶格常数略为相近，晶格常数再递增或递减，以趋近第二缓冲层222的晶格常数，使靠近第二缓冲层222的第一多层缓冲层220的晶格常数与第二缓冲层222的晶格常数略为相近。

简言之，第一多层缓冲层220的晶格常数是由第一晶格常数(C1)逐渐改变至第二晶格常数(C2)。其中第一多层缓冲层220的晶格常数的梯度变化，例如可通过调整多重缓冲层的组成比例达成。

另外，第二多层缓冲层222的晶格常数呈现梯度变化，由第二多层缓冲层222底部所具有的第二晶格常数(C2)逐渐变化为第二多层缓冲层222表面所具有的一第三晶格常数(C3)。

换句话说，靠近第一多层缓冲层220的第二多层缓冲层222的晶格常数与第一多层缓冲层220的晶格常数略为相近，晶格常数再递增或递减，以趋近第一型束缚层230的晶格常数，使靠近第一型束缚层230的第二多层缓冲层222的晶格常数与第一型束缚层230的晶格常数略为相近。

简言之，第二多层缓冲层222的晶格常数是由第二晶格常数(C2)逐渐改变至第三晶格常数(C3)。其中，第二多层缓冲层222的晶格常数的梯度变化，例如可通过调整多重缓冲层的组成比例达成。

再者，第一型束缚层222具有第三晶格常数(C3)。

以下配合参阅图2与图3，举例说明适用于本发明的各层材质组合。

实施例1

如图2所示，基底200可为硅(Si)，第一多层缓冲层220可为B_XGa_(1-x)P，第二多层缓冲层222可为In_YGa_1-YN，并且第一型束缚层230可为氮化镓(GaN)系化合物。如此第一晶格常数(C1)大体为5.43、第二晶格常数(C2)大体为4.538以及第三晶格常数(C3)大体为4.51。

也就是说，基底200具有晶格常数(C1)为5.431，堆叠于基底200上方的第一多层缓冲层220的晶格常数，由底层具有晶格常数(C1)为5.431逐渐梯度变化成表层具有晶格常数(C2)4.538。接着，堆叠于第一多层缓冲层220上方的第二多层缓冲层222的晶格常数，由底层具有晶格常数(C2)4.538(与第一多层缓冲层220表层的晶格常数匹配)逐渐梯度变化成表层具有晶格常数(C3)4.51。最后，堆叠于第二多层缓冲层222上方的第一型束缚层230的晶格常数为(C3)4.51(与第二多层缓冲层222表层的晶格常数匹配)。

其中，B_XGa_(1-x)P的x是在0.022-1之间，In_YGa_1-YN的y是在0-0.059之间。

实施例2

如图2所示，基底200可为碳化硅(3C-Si)，第一多层缓冲层220可为B_XGa_(1-x)P，第二多层缓冲层222可为In_YGa_1-YN，并且第一型束缚层230可为氮化镓(GaN)系化合物。如此，第一晶格常数(C1)及第二晶格常数(C2)为4.538以及第三晶格常数(C3)大体为4.51。

也就是说，基底200具有晶格常数(C1)4.32，堆叠于基底200上方的第一多层缓冲层220的晶格常数(C1)及(C2)维持在4.538。接着，堆叠于第一多层缓冲层220上方的第二多层缓冲层222层的晶格常数，由底层具有晶格常数(C)4.538(与第一多层缓冲层220表层的晶格常数匹配)逐渐梯度变化成表层具晶格常数(C3)4.51。最后，堆叠于第二多层缓冲层222上方的第一型束缚层230的晶格常数为(C3)4.51(与第二多层缓冲层222表层的晶格常数匹配)。其中，In_YGa_1-YN的y是在0-0.059之间。

实施例3

如图2所示，基底200例如为磷化镓(GaP)，第一多层缓冲层220例如为B_XGa_(1-x)P，第二多层缓冲层222，例如为In_XGa_1-XN，并且第一型束缚层230，例如为氮化镓(GaN)系化合物。如此，第一晶格常数(C1)大体为5.45、第二晶格常数(C2)大体为4.538以及第三晶格常数(C3)大体为4.51。

也就是说，基底200具有晶格常数(C1)5.45，堆叠于基底200上方的第一多层缓冲层220的晶格常数由底层具有晶格常数(C1)5.45(与基底200的晶格常数匹配)逐渐梯度变化成表层具有晶格常数(C2)4.538。接着，堆叠于第一多层缓冲层220上方的第二多层缓冲层222的晶格常数由底层具晶格常数(C2)4.538(与第一多层缓冲层220表层的晶格常数匹配)逐渐梯度变化成表层具有晶格常数(C3)4.52。最后，堆叠于第二多层缓冲层222上方的第一型束缚层230的晶格常数为(C3)4.51(与第二多层缓冲层222表层的晶格常数相同)。其中，B_XGa_(1-x)P的X约为0-1。

实施例4

如图3所示，本发明的具有多种组成的第一多层缓冲层320的光电集成电路元件，基底300，例如为砷化镓(GaAs)，第一多层缓冲层320具有，例如为GaAs_YP_1-Y与B_xGa_(1-x)P两种不同比例组成的堆叠层321及323、第二多层缓冲层322，例如为In_zGa_1-zN，并且第一型束缚层330，例如为氮化镓(GaN)系化合物。如此，第一晶格常数(C1)大体为5.65、第二晶格常数(C2)大体为4.538以及第三晶格常数(C3)大体为4.51。GaAs_YP_1-Y与B_xGa_(1-x)接触的部分具有略为相近的晶格常数，亦即GaAs_YP_1-Y表面与B_xGa_(1-x)P底部具有一第四晶格常数(C4)大体为5.45。

也就是说，基底300具有晶格常数(C1)5.653，堆叠于基底300上方的GaAs_YP_1-Y第一多层缓冲层321的晶格常数由底层具有晶格常数(C1)5.653(与基底300的晶格常数匹配)逐渐梯度变化成表层具有晶格常数(C4)5.45。堆叠于GaAs_YP_1-Y第一多层缓冲层321上方的第一多层缓冲层323的晶格常数由底层具有晶格常数(C4)5.45(与 GaAs_YP_1-Y第一多层缓冲层321表层的晶格常数相同)逐渐梯度变化成表层具有晶格常数(C2)4.538。接着，堆叠于B_xGa_(1-x)P第一多层缓冲层323方的第二多层缓冲层322的晶格常数由底层具有晶格常数(C2)4.538(与B_xGa_(1-x)P第一多层缓冲层323表层的晶格常数匹配)逐渐梯度变化成表层具有晶格常数(C3)4.51。最后，堆叠于第二多层缓冲层306上方的第一型束缚层330的晶格常数是为(C3)4.51(与第二多层缓冲层322表层的晶格常数匹配)。其中，B_xGa_(1-x)P的x是在0-1之间，In_zGa_1-zN的z是在0.059-0之间，GaAs_YP_1-Y的y为1

实施例5

如图4所示，本发明的光电集成电路元件的第一多层缓冲层420亦可由单一组成所构成，基底400例如为硅(si)，第一缓冲层420为磷化硼(BP)所组成的堆叠层，并且第一型束缚层430例如为氮化镓(GaN)系化合物。

本发明所述光电集成电路元件的制作方法，包含利用一二极管保护层隔开该光电集成电路元件的光学电路部分(发光二极管)及电子电路部分(场效电晶体)，且其连接光学电路部分及电子电路部分的线路也以该二极管保护层与其发光二极管隔开，避免元件短路。具体制作方式如下所述。

实施例6

参阅图5-图11所示，首先，如图5所示，提供一基底500，此基底可为一硅基底，在所述硅基底500形成二氧化硅层502。

接着，以硅基板500为蚀刻停止层对二氧化硅层502作选择性蚀刻，定义出发光二极管预定区511及场效电晶体预定区561。接着对二氧化硅层502蚀刻以定义出发光二极管预定区s11后，在发光二极管预定区511及部分二氧化硅层502上形成第一缓冲层420，如图6所示。

第一缓冲层420可为磷化硼所组成的堆叠层。在磷化硼缓冲层420上依序形成第一型束缚层530、活性层550及第二型束缚层532，以构成光电集成电路元件的发光二极管部分510，如图7所示。

在所述发光二极管部分510上形成一层二氧化硅层作为保护层504，顺应性贴附于发光二极管部分510。接着对场效电晶体预定区561的硅基板进行离子植布(ion implantation)，形成离子值布区562。再以硅基板500为蚀刻停止层，对欲除去的二氧化硅层502a及502b蚀刻，以露出离子植布区562a及562b，如图8所示。

对离子植布区562a及562b再一次进行离子植布，并在离子植布区562a R 562b上分别形成源极570及漏极572。形成栅极氧化层582于硅基板500上，在其上形成栅极580，如图9所示。

随后以第一型束缚层532及活性层550为蚀刻停止层，对第二型束缚层532及活性层550上的保护层504进行蚀刻。再形成第二型电极540于第二型束缚层532上，形成第一型电极542于活性层550上，如图10所示。

最后形成连接活性层550上的第一型电极542与场效电晶体源极570的线路590，该线路590是以保护层与发光二极管510隔开，如图11所示。

实施例7

以所述图2所述的发光二极管结构，配合所述实施例6所述的光电集成电路元件的制作方法，得到一有效将二极管及电晶体隔离，且具有高度晶格匹配的光电集成电路元件，其结构如图12所示。

实施例8

以下说明形成B_xGa_(1-x)P第一多层缓冲层220、321的一较佳实施例。

首先，基底200可先以适当化学溶液清洗，接着在H₂气氛下，将基底200加热至适当温度，例如900-1180℃，较佳为1030℃，利用卤化物气相磊晶法(ha lide vapor phase epitaxy)，以作为承载气体，氯化硼(BCl₃)、三甲基镓(trimethyl galluium；TMG)与氯化磷(PCl₃)或是氯化硼(BCl₃)、三甲基镓(trimethyl galluium；TMG)与磷化氢(PH₃)作为前驱物。于温度约1000℃上下进行高温磷化硼层磊晶，反应约60分钟，其厚度约为4560nm。通过改变各前驱物的含量比例，以形成不同组成比例的多层堆叠层B_xGa_(1-x)P，使晶格常数呈现梯度变化。此方法所形成的B_xGa_(1-x)P第一多层缓冲层220、321是为高温B_xGa_(1-x)P缓冲层。

然而，本发明亦可于该高温B_xGa_(1-x)P缓冲层220、321与基底200之间设置一低温磷化硼(BP)缓冲层，该低温磷化硼(BP)缓冲层是于温度约300℃的下形成。

再者，第一多层缓冲层222、322则可由In_YGa_1-YN所构成。例如，利用MOVCVD法，例如以三甲基铝(TMAl)、三甲基铟(TMIn)、三甲基镓(TMG)以及NH₃为前驱物而形成，通过改变各前驱物的含量比例，以形成不同组成比例的多层堆叠层In_YGa_1-YN。

实施例9

以下说明形成氮化镓系(GaN based)第一型束缚层230、330的一较佳实施例。形成氮化镓(GaN)系化合物的前驱物可包括一甲基联胺(monomethyl hydrazine；MMH)与三甲基镓(trirethyl gallium；TMG)，利用MOCVD法在第一多层缓冲层222、322表面形成氮化镓系化合物做为第一型束缚层230、330。

首先，供应一H₂与N₂气体，温度例如，为350-500℃下，开始供应MMH。再经过一段时间，例如：3分钟后，开始进行第一次TMG供应，时间约为20分钟。接着，停止TMG供应，经过一段时间，例如：5分钟，将反应室温度升高至温度约为800℃上下。期间保持MMH供应。接着，于相同温度(800℃)上下进行第二次TMG供应，时间约为60分钟。期间保持MMH供应。最后，先停止MMH与TMG的供应，于相同温度(约800℃)上下保持一段时间，例如：30分钟。再将温度降至室温，完成GaN磊晶。GaN磊晶期间持续供应H₂与N₂气体。

另外，活性层250、350及450亦可由氮化镓系化合物所构成，例如：In_YGa_1-YN，利用MOVCVD法，例如三甲基铝(TMAl)、三甲基铟(TMIn)、三甲基镓(TMG)以及NH3为前驱物形成，较佳者，可通过改变各前驱物的含量比例，以形成不同组成比例的多层堆叠层In_YGa_1-YN，使底层活性层的组成中y约为0，则其晶格常数约为4.51，使底层活性层与第一型束缚层230、330具有相同的晶格常数(C3)。

本发明的光电集成电路元件更包括：一设置于活性层250、350及450表面的一第二型束缚层232、332及432，一设置于活性层250、350及450上的第一型电极242、342及442，一设置于第二型束缚层232、332及432表面的一第一型电极240、340及440，以及具有源极270、370及470、一漏极272、372及472、一栅极280、380及480的场效电晶体(FET)260、360及460于基底200、300及400上作为其电子电路部分，利用一线路290、390及490与光学电路(发光二极管)210、310及410部分连结。所述场效电晶体系与发光二极管形成于一相同基板上，且具有一间隔。第二型束缚层232、332亦可为氮化镓系化合物。

第二型束缚层232、332及432与基底200、300及400可例如以镁(Mg)掺杂成P型导电型态，或者例如以硫(S)掺杂成n型导电型态。若第一型束缚层232、332及432为p型导电型态，则第一型电极240、340及440则为p型导电型态，且基底200、300及400为n型导电型态，第一型电极242、342及442为n型导电型态；

反之，若第二型束缚层232、332及432是为n型导电型态，则第一型电极240、340及440则为n型导电型态，且基底200、300为p型导电型态，第一型电极242、342及442为n型导电型态。

本发明的光电集成电路元件的优点在于：通过组成比例的改变，造成晶格常数梯度变化，可降低晶格不匹配，使磊晶层具有完美晶体结构，可提升元件发光效率与使用寿命。且可配合所使用的基板(例如硅基板)来取代原有磊晶用砷化镓(GaAs)基板，不仅让LED往下发射的光子没有被砷化镓(GaAs)材料吸收的问题，并且由于Si基板其散热能力比砷化镓(GaAs)基板好上数倍，因此LED应用在操作高电流数百毫安至数安培下，其输出功率不会因基板散热不佳，而影响其发光效率。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的保护范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，所做各种的更动与润饰，都属于本发明的保护范围之内。

Claims (10)

1、一种高晶格匹配性的光电集成电路元件，其特征是：它包括有作为该光电集成电路元件的光学电路部分的发光二极管部分及该光电集成电路元件的电子电路部分的场效电晶体部分，所述发光二极管部分至少包括有：

一基底具有第一晶格常数，所述场效电晶体部分形成于该基底；

一第一多层缓冲层设置于所述基底表面，所述第一多层缓冲层的晶格常数呈现梯度变化，由所述第一多层缓冲层底部所具有的第一晶格常数逐渐变化为第一多层缓冲层表面所具有的第二晶格常数；

一第二多层缓冲层设置于所述第一多层缓冲层表面，所述第二多层缓冲层的晶格常数呈现梯度变化，由所述第二多层缓冲层底部所具有的第二晶格常数逐渐变化为所述第二多层缓冲层表面所具有的第三晶格常数；

一第一型束缚层设置于所述第二多层缓冲层表面具有第三晶格常数；

一活性层设置于所述第一型束缚层表面；

一第一型电极设置于所述活性层部分表面；一第二型束缚层设置于所述活性层表面；

一第二型电极设置于所述第二型束缚层部分表面；一线路连接所述场效电晶体与第一型电极。

2、根据权利要求1所述的高晶格匹配性的光电集成电路元件，其特征是：所述光电集成电路元件更包括一保护层形成于所述发光二极管及场效电晶体之间，所述线路是以该保护层与发光二极管隔开。

3、根据权利要求1所述的高晶格匹配性的光电集成电路元件，其特征是：所述基底包括硅；所述第一多层缓冲层包括B_xGa_(1-x)P；所述第二多层缓冲层为In_WGa_1-Z-WN，以及所述第一型束缚层包括氮化镓系化合物。

4、根据权利要求1所述的高晶格匹配性的光电集成电路元件，其特征是：所述基底包括碳化硅；所述第一多层缓冲层包括B_xGa_(1-x)P，所述第一多层缓冲层包括In_YGa_1-YN；以及所述第一型束缚层包括氮化镓系化合物。

5、根据权利要求1所述的高晶格匹配性的光电集成电路元件，其特征是：所述基底包括磷化镓；所述第一多层缓冲层包括B_xGa_(1-x)P；所述第一多层缓冲层包括In_YGa_1-YN；以及所述第一型束缚层包括氮化镓系化合物。

6、根据权利要求1所述的高晶格匹配性的光电集成电路元件，其特征是：所述基底包括砷化镓；所述第一多层缓冲层包括GaAs_1-YP_Y与B_xGa_(1-x)P，所述第二多层缓冲层包括In_YGa_1-YN；以及所述第一型束缚层包括氮化镓系化合物。

7、一种高晶格匹配性的光电集成电路元件，其特征是：它包括一作为该光电集成电路元件的光学电路部分的发光二极管部分及该光电集成电路元件的电子电路部分的场效电晶体部分，所述发光二极管部分至少包括有：

一基底为硅基底，所述场效电晶体部分形成于该基底；

一由硼化磷所组成的第一缓冲层设置于所述基底表面，具有第二晶格常数；

一由氮化镓系化合物所组成的第一型束缚层设置于所述第二多层缓冲层表面，具有第三晶格常数；

一活性层设置于所述第一型束缚层表面；

一第一型电极设置于所述活性层部分表面；一第二型束缚层设置于所述活性层表面；

一第二型电极设置于所述第二型束缚层部分表面；以及一线路连接所述场效电晶体与第一型电极。

8、根据权利要求7所述的高晶格匹配性的光电集成电路元件，其特征是：它还包含有一第二多层缓冲层设置于所述第一多层缓冲层表面与所述活性层之间，所述第二多层缓冲层的晶格常数呈现梯度变化，由所述第二多层缓冲层底部所具有的第二晶格常数逐渐变化为所述第二多层缓冲层表面所具有的第三晶格常数。

9、根据权利要求7所述的高晶格匹配性的光电集成电路元件，其特征是：所述光电集成电路元件更包括有一保护层形成于所述发光二极管及场效电晶体之间，所述线路是以该保护层与所述发光二极管隔开。

10.一种高晶格匹配性的光电集成电路元件的制作方法，其特征是：它至少包括下列步骤：

(1)提供一基底，在所述基底形成一二氧化硅层；

(2)选择性蚀刻所述二氧化硅层，以定义出发光二极管预定区及场效电晶体预定区，且在所述发光二极管预定区依序形成至少一层的缓冲层、一第一型束缚层、一活性层及第二型束缚层，以构成光电集成电路元件的发光二极管部分；

(3)形成一保护层，顺应性贴附于所述发光二极管部分及部分的所述二氧化硅层；

(4)形成一离子值布区于场效电晶体预定区，再以硅基板为蚀刻停止层，移去所述离子值布区的二氧化硅层；

(5)形成一二次离子植布区于所述离子植布区，并在所述二次离子植布区上形成一源极、一漏极及一栅极氧化层，再形成一栅极于栅极氧化层上；

(6)以所述第二型束缚层及活性层为蚀刻停止层，对所述保护层进行选择性蚀刻，留下形成于所述二氧化硅层上的保护层；

(7)形成一第二型电极于所述第二型束缚层上，形成第一型电极于所述活性层上；

(8)形成一线路连接所述第一型电极与源极，该线路是以所述保护层与发光二极管隔开。

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