CN1499722A - 包括具有平衡输出节点的逻辑门的输出缓冲电路 - Google Patents

Abstract

一种缓冲电路包括输出端、上拉晶体管、下拉晶体管以及第一和第二逻辑门。上拉晶体管连接在输出端和电源之间，响应于上拉控制信号将输出端上拉到电源电压。下拉晶体管连接在输出端和基准电压之间，下拉晶体管响应于下拉控制信号将输出端下拉至基准电压。第一逻辑门响应于控制信号和数据信号，在第一输出节点产生上拉控制信号，第一逻辑门包括在电源电压和第一输出节点之间的电通路中串联的多个晶体管。第二逻辑门响应于数据信号和控制信号的反相，在第二输出节点产生下拉控制信号，第二逻辑门包括在电源电压和第二输出节点之间的通路中串联的多个晶体管。

Description

包括具有平衡输出节点的逻辑门的输出缓冲电路

本申请要求2002年11月4日在韩国知识产权局申请的韩国专利申请号KR2002-67745的优先权，其内容在此结合，作为参考。

技术领域

本发明涉及半导体器件，更具体涉及用于半导体器件的输出缓冲器及其相关方法。

背景技术

半导体器件可以使用缓冲电路驱动较高电流负载。具体地，一个驱动其上承受较高电流负载的输出管脚的电路可以称为输出缓冲电路。图1是接收控制信号CNT的常规输出缓冲电路的电路图，图2是接收两个控制信号CNT1和CNT2的常规输出缓冲电路的电路图。图1和2所示的常规输出缓冲电路分别包括：上拉晶体管11、下拉晶体管13、驱动上拉晶体管11的与非门15(或25)以及驱动下拉晶体管13的或非门17(或27)。

就常规输出缓冲电路而言，重要的是保持与非门15(或25)的性能等于或非门17(或27)的性能，以减小通过输出管脚DQ的数据输出发生高/低偏移(skew)。可以设计这种常规输出缓冲电路，其中调整晶体管的尺寸，以便与非门15(或25)具有与或非门17(或27)近似相同的性能。但是，如果工艺、电压和/或温度(PVT)有变化，那么与非门15(或25)的性能可能不同于或非门17(或27)的性能。

而且，当数据分为几个部分并输入到与非门15(或25)和或非门17(或27)时，与非门15(或25)和或非门17(或27)的输入容量之间的差值可能变得较大，因此由于PVT改变，与非门的性能可能显著地不同于或非门的性能。通过输出管脚DQ的输出数据偏移可能因此增加。

发明内容

根据本发明的实施例，一个缓冲电路包括：输出端、上拉晶体管、下拉晶体管、第一逻辑门以及第二逻辑门。上拉晶体管连接在输出端和电源电压之间，上拉晶体管响应于上拉控制信号，将输出端上拉到电源电压。下拉晶体管连接在输出端和基准电压之间，下拉晶体管响应于下拉控制信号，将输出端下拉至基准电压。第一逻辑门响应于控制信号和数据信号，在第一输出节点产生上拉控制信号。更具体，第一逻辑门包括在电源电压和第一输出节点之间的电通路中串联的多个晶体管。第二逻辑门响应于数据信号和控制信号的反相，在第二输出节点产生下拉控制信号。更具体地，第二逻辑门包括在电源电压和第二输出节点之间的电通路中串联的多个晶体管。根据具体的实施例，在电源电压和第一输出节点之间串联的多个晶体管和在电源电压和第二输出节点之间串联的多个晶体管包括正好相同数目的串联晶体管。

此外，在电源电压和第一输出节点之间的电通路中的预定数目的串联晶体管包括第一晶体管和第二晶体管，第一晶体管具有连接到数据信号的第一控制电极，第二晶体管串联耦接在电源电压和第一晶体管之间。第一逻辑门还包括与第二晶体管和第一输出节点之间的第一晶体管并联的第三晶体管，第三晶体管具有连接到控制信号的控制电极。例如，晶体管可以是场效应晶体管，以及控制电极可以是栅电极。

而且，第一、第二以及第三晶体管的每一个可以具有相同的导电类型。例如，第一晶体管可以是第一PMOS晶体管，第二晶体管可以是第二PMOS晶体管，以及第三晶体管可以是第三PMOS晶体管。因此在电源电压和第二输出节点之间的电通路中串联的多个晶体管可以是PMOS晶体管。此外，第一逻辑门包括在第一输出节点和基准电压之间串联的多个NMOS晶体管。更具体，串联的多个NMOS晶体管包括第一NMOS晶体管和第二NMOS晶体管，第一NMOS晶体管具有连接到数据信号的第一NMOS控制电极，第二NMOS晶体管具有连接到控制信号的第二NMOS控制电极。第一逻辑门还包括与第一输出节点连接的第三NMOS晶体管，第三NMOS晶体管具有连接到基准电压的第三NMOS控制电极。

第一和第二逻辑门还可以响应于第二控制信号，第一逻辑门还包括与第二晶体管和第一输出节点之间的第一和第三晶体管并联的第四晶体管，以及具有连接到第二控制信号的控制电极。第一逻辑门还包括与第一晶体管和电源电压之间的第二晶体管串联的第五晶体管。由此，在电源电压和第一输出节点之间的电通路中串联的多个晶体管可以是三个串联的晶体管。基准电压可以是地电压，第一逻辑门可以是与非门，第二逻辑门可以是或非门。

根据本发明的另一实施例，一个输出缓冲器包括：输出端、上拉晶体管、下拉晶体管、第一逻辑门以及第二逻辑门。上拉晶体管连接在输出端和电源电压之间，上拉晶体管响应于上拉控制信号，将输出端上拉到电源电压。下拉晶体管连接在输出端和基准电压之间，下拉晶体管响应于下拉控制信号，将输出端下拉至基准电压。第一逻辑门响应于控制信号和数据信号，在第一输出节点产生上拉控制信号，第一逻辑门包括在第一输出节点和基准电压之间的通路中串联的多个晶体管。第二逻辑门响应于数据信号和控制信号的反相，在第二输出节点产生下拉控制信号，第二逻辑门包括在第二输出节点和基准电压之间的通路中串联的多个晶体管。根据具体的实施例，在基准电压和第一输出节点之间串联的多个晶体管和在基准电压和第二输出节点之间串联的多个晶体管包括正好相同数目的串联晶体管。

在第二输出节点和基准电压之间的电通路中串联的多个晶体管包括第一晶体管和第二晶体管，第一晶体管具有连接到数据信号的第一控制电极，第二晶体管在第一晶体管和基准电压之间串联连接。而且，第二逻辑门还包括与第二晶体管和第二输出节点之间的第一晶体管并联的第三晶体管，第三晶体管具有连接到控制信号的反相的控制电极。更具体，第一、第二以及第三晶体管的每一个可以具有相同的导电类型。例如，该晶体管可以是场效应晶体管，控制电极可以是栅电极。

更具体，第一晶体管可以是第一NMOS晶体管，第二晶体管可以是第二NMOS晶体管，以及第三晶体管可以是第三NMOS晶体管。此外，在第一输出节点和基准电压之间的电通路中的预定数目的串联晶体管可以是NMOS晶体管。而且，第二逻辑门包括在电源电压和第二输出节点之间串联的多个PMOS晶体管，串联的多个PMOS晶体管包括第一PMOS晶体管和第二PMOS晶体管，第一PMOS晶体管具有连接到数据信号的第一PMOS控制电极，第二PMOS晶体管具有连接到控制信号的反相的第二PMOS控制电极。第二逻辑门还包括与第一输出节点连接的第三PMOS晶体管，第三PMOS晶体管具有连接到基准电压的第三PMOS控制电极。

第一和第二逻辑门还可以响应于除第一控制信号之外的第二控制信号。由此，第二逻辑门还包括与第二晶体管和第二输出节点之间的第一和第三晶体管并联的第四晶体管，第四晶体管具有连接到第二控制信号的反相的控制电极。第五晶体管也可以与第一晶体管和基准电压之间的第二晶体管串联。由此，在第二输出节点和基准电压之间的电通路中串联的多个晶体管可以是三个串联的晶体管。

此外，基准电压可以是地电压，第一逻辑门可以是与非门，第二逻辑门可以是或非门。而且，在第一输出节点和基准电压之间的电通路中串联的多个晶体管可以是NMOS晶体管。同样，在第二输出节点和基准电压之间的电通路中串联的多个晶体管可以是NMOS晶体管。

根据本发明的再一个实施例，一个缓冲电路包括：输出端、上拉晶体管、下拉晶体管、第一逻辑门和第二逻辑门。上拉晶体管连接在输出端和电源电压之间，上拉晶体管响应于上拉控制信号，将输出端上拉到电源电压。下拉晶体管连接在输出端和基准电压之间，下拉晶体管响应于下拉控制信号，将输出端下拉至基准电压。第一逻辑门响应于控制信号和数据信号，在第一输出节点产生上拉控制信号。更具体，第一逻辑门包括：在电源电压和第一输出节点之间并联的第一和第二晶体管，以及在第一输出节点和基准电压之间并联的第三和第四晶体管。第二逻辑门响应于数据信号和控制信号的反相，在第二输出节点产生下拉控制信号。

更具体，第一和第二晶体管可以是PMOS晶体管，第三和第四晶体管可以是NMOS晶体管。而且，第一晶体管的第一控制电极连接到数据信号，第二晶体管的第二控制电极连接到控制信号，第三晶体管的第三控制电极连接到数据信号，第四晶体管的第四控制电极连接到电源电压。第一逻辑门还包括与电源电压和第一输出节点之间的第一和第二晶体管并联的第五晶体管，第五晶体管可以是具有连接到第二控制信号的控制电极的PMOS晶体管。

第一逻辑门还包括：在电源电压和第一和第二晶体管之间串联耦接的第五晶体管，以及在基准电压和第三和第四晶体管之间串联耦接的第六晶体管。此外，第二逻辑门包括：在电源电压和第二输出节点之间并联的第五和第六晶体管，以及在第二输出节点和基准电压之间并联的第七和第八晶体管。而且，第一和第二以及第五和第六晶体管可以是PMOS晶体管，第二和第三以及第七和第八晶体管可以是NMOS晶体管。

此外，第一晶体管的第一控制电极连接到数据信号，第二晶体管的第二控制电极连接到控制信号，第三晶体管的第三控制电极连接到数据信号，第四晶体管的第四控制电极连接到基准电压。而且，第五晶体管的第五控制电极连接到数据信号，第六晶体管的第六控制电极连接到电源电压，第七晶体管的第七控制电极连接到数据信号，第八晶体管的第八控制电极连接到控制信号的反相。

根据本发明的又一个实施例，一个缓冲电路：包括输出端、上拉晶体管、下拉晶体管、第一逻辑门以及第二逻辑门。上拉晶体管连接在输出端和电源之间，上拉晶体管响应于上拉控制信号，上拉输出端到电源电压。下拉晶体管连接在输出端和基准电压之间，下拉晶体管响应于下拉控制信号，将输出端下拉至基准电压。第一逻辑门响应于控制信号和数据信号，在第一输出节点产生上拉控制信号。第二逻辑门响应于数据信号和控制信号的反相，在第二输出节点产生下拉控制信号。而且，第二逻辑门包括：在电源电压和第二输出节点之间并联的第一和第二晶体管，以及在第一输出节点和基准电压之间并联的第三和第四晶体管。

第一和第二晶体管可以是PMOS晶体管，第三和第四晶体管可以是NMOS晶体管。更具体，第一晶体管的第一控制电极连接到数据信号，第二晶体管的第二控制电极连接到电源电压，第三晶体管的第三控制电极连接到数据信号，第四晶体管的第四控制电极连接到控制信号的反相。此外，第二逻辑门还包括与电源电压和第二输出节点之间的第一和第二晶体管并联的第五晶体管，第五晶体管是具有连接到第二控制信号的反相的控制电极PMOS晶体管。第二逻辑门也包括：在电源电压和第一和第二晶体管之间串联耦接的第五晶体管，以及在基准电压和第三和第四晶体管之间串联耦接的第六晶体管。

第一逻辑门包括：在电源电压和第一输出节点之间并联的第五和第六晶体管，以及在第一输出节点和基准电压之间并联的第七和第八晶体管。而且，第一和第二以及第五和第六晶体管可以是PMOS晶体管，第二和第三以及第七和第八晶体管可以是NMOS晶体管。

此外，第一晶体管的第一控制电极连接到数据信号，第二晶体管的第二控制电极连接到电源电压，第三晶体管的第三控制电极连接到数据信号，第四晶体管的第四控制电极连接到控制信号的反相。而且，第五晶体管的第五控制电极连接到数据信号，第六晶体管的第六控制电极连接到控制信号，第七晶体管的第七控制电极连接到数据信号，第八晶体管的第八控制电极连接到基准电压。

根据本发明的实施例，输出缓冲电路可以减小由于工艺、电压和/或温度(PVT)变化引起的输出数据偏移。

根据本发明的某些实施例，一个输出缓冲电路包括：上拉晶体管、下拉晶体管、与非门以及或非门。上拉晶体管响应于上拉控制信号上拉输出端，下拉晶体管响应于下拉控制信号下拉输出端。与非门接收至少一个控制信号和数据，并产生上拉控制信号。或非门接收反相的控制信号和数据，并产生下拉控制信号。而且，沿着从第一电源电压到与非门的输出端的第一通路所存在的PMOS晶体管的数目可以等于沿着从第一电源电压到或非门的输出端的第二通路所存在的PMOS晶体管的数目。此外，沿着从第二电源电压到与非门的输出端的第一通路所存在的NMOS晶体管的数目可以等于沿着从第二电源电压到或非门的输出端的第二通路所存在的NMOS晶体管的数目。

因此，在根据本发明的实施例的输出缓冲电路中，与非门和或非门中的PMOS晶体管可以制造为具有相同尺寸。此外，NMOS晶体管可以制造为具有相同尺寸。结果，与非门和或非门的输入容量可以近似等效。由此与非门的性能可以近似等于或非门的性能，因此减小输出端的数据输出的偏移。

附图说明

图1是接收一个控制信号的常规输出缓冲电路的电路图。

图2是接收两个控制信号的常规输出缓冲电路的电路图。

图3是根据本发明的第一实施例接收单个控制信号的输出缓冲电路的电路图。

图4是根据本发明的第二实施例接收单个控制信号的输出缓冲电路的电路图。

图5是根据本发明的第三实施例接收单个控制信号的输出缓冲电路的电路图。

图6是根据本发明的第四实施例接收两个控制信号的输出缓冲电路的电路图。

图7是根据本发明的第五实施例接收两个控制信号的输出缓冲电路的电路图。

图8是根据本发明的第六实施例接收两个控制信号的输出缓冲电路的电路图。

具体实施方式

下面参考附图更完全地描述本发明，附图中示出本发明的典型实施例。但是，本发明能以多种不同的方式体现，不应该认为局限于在此阐述的实施例。相反，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给本领域的技术人员。应当理解当一个元件被称为“耦接”或“连接”到另一个元件时，它可以直接耦合或连接到另一个元件或可能也存在***元件。相反，当一个元件被称为“直接耦合”或“直接连接”到另一个元件时，不存在***元件。在整篇中，相同的标记指相同的元件。

图3是根据本发明的第一实施例接收单个控制信号CNT的输出缓冲电路的电路图。参考图3，输出缓冲电路包括：上拉晶体管31、下拉晶体管33、与非门35、或非门37以及反相器39。

上拉晶体管31响应于上拉控制信号PUC将输出管脚DQ(即，输出端)上拉至电源电压VDD，下拉晶体管33响应于下拉控制信号PDC将输出端DQ下拉至电压VSS(例如地电压)。与非门35接收控制信号CNT和数据信号DATA，以产生上拉控制信号PUC。或非门37接收数据信号DATA和控制信号CNT的反相，以产生下拉控制信号PDC。

与非门35包括：PMOS晶体管P33、PMOS晶体管P31、PMOS晶体管P32、NMOS晶体管N31以及NMOS晶体管N32。电源电压VDD和基准电压VSS分别连接到PMOS晶体管P33的源极和栅极。PMOS晶体管P31的源极连接到PMOS晶体管P33的漏极，数据信号DATA连接到PMOS晶体管P31的栅极，PMOS晶体管P31的漏极连接到与非门35的输出端O1。PMOS晶体管P32的源极连接到PMOS晶体管p33的漏极，控制信号CNT连接到PMOS晶体管P32的栅极，PMOS晶体管P32的漏极连接到与非门35的输出端O1。

NMOS晶体管N31的漏极连接到与非门35的输出端O1，数据信号DATA连接到NMOS晶体管N31的栅极。NMOS晶体管N32的漏极连接到NMOS晶体管N31的源极，控制信号CNT连接到NMOS晶体管N32的栅极，基准电压VSS连接到NMOS晶体管N32的源极。

或非门37包括：PMOS晶体管P34、PMOS晶体管P35、NMOS晶体管N34、NMOS晶体管N35以及NMOS晶体管N36。电源电压VDD连接到PMOS晶体管P34的源极，控制信号CNT的反相CNTB连接到PMOS晶体管P34的栅极。PMOS晶体管P35的源极和漏极分别连接到PMOS晶体管P34的漏极和或非门37的输出端O2。数据信号DATA连接到PMOS晶体管P35的栅极。NMOS晶体管N34的漏极连接到或非门37的输出端O2，数据信号DATA连接到NMOS晶体管N34的栅极。NMOS晶体管N35的漏极连接到或非门37的输出端O2，控制信号CNT的反相CNTB连接到NMOS晶体管N35的栅极。NMOS晶体管N36的漏极连接到NMOS晶体管N34的源极和连接到NMOS晶体管N35的源极。电源电压VDD和基准电压VSS分别连接到NMOS晶体管N36栅极和源极。

如上所述，在根据本发明的第一实施例的输出缓冲电路中，沿电源电压VDD和与非门35的输出端O1之间的通路存在两个PMOS晶体管，沿电源电压VDD和或非门37的输出端O2之间的通路存在两个PMOS晶体管。换句话说，在电源电压VDD和与非门35的输出端O1之间串联的PMOS晶体管的数目等于电源电压VDD和或非门37的输出端O2之间串联的PMOS晶体管的数目。

同样，沿基准电压VSS和与非门35的输出端O1之间的通路存在两个NMOS晶体管，沿基准电压VSS和或非门37的输出端O2之间的通路存在两个NMOS晶体管。换句话说，在基准电压VSS和与非门35的输出端O1之间串联的NMOS晶体管的数目等于或非门37的输出端O2和基准电压VSS之间串联的NMOS晶体管的数目。

由此，可以制造在与非门35和或非门37中包括的PMOS晶体管为具有近乎相同的尺寸(即，沟道宽度)，更进一步，也可以制造NMOS晶体管为具有近乎相同的尺寸(即，沟道宽度)。此外，可以制造与非门35和或非门37，以便与非门35的输入电容量(capacitance)近似等于或非门37的输入电容量。因此，即使工艺、电压和/或温度(PVT)变化，根据本发明的第一实施例的输出缓冲电路中的与非门35的性能可以保持为与或非门37的性能近乎相同，因此减小经过输出管脚DQ的输出数据偏移。

图4是根据本发明的第二实施例接收单个控制信号CNT的输出缓冲电路的电路图。参考图4，与非门45除上面根据图3的与非门35论述的晶体管(P31、P32、P33、N31以及N32)之外还可包括NMOS晶体管N33。NMOS晶体管N33的漏极连接到与非门45的输出端O3，基准电压VSS(例如地电压)连接到NMOS晶体管N33的栅极，NMOS晶体管N33的源极连接到NMOS晶体管N31的源极。此外，或非门47除上面根据图3的或非门37论述的晶体管(P34、P35、N34、N35以及N36)之外还可包括PMOS晶体管P36。PMOS晶体管P36的源极连接到PMOS晶体管P34的漏极，PMOS晶体管P36的漏极连接到或非门47的输出端O4。电源电压VDD连接到PMOS晶体管P36的栅极。

在根据本发明的第二实施例的输出缓冲电路中，连接到与非门45的输出端O3的PMOS晶体管的数目等于连接到或非门47的输出端O4的PMOS晶体管的数目。此外，连接到与非门45的输出端O3的NMOS晶体管的数目等于连接到或非门47的输出端O4的NMOS晶体管的数目。更具体，两个PMOS晶体管和两个NMOS晶体管分别连接到输出端O3和O4。此外，与非门45的内节点可以具有与或非门47的内部节点近似相同的电容量。

为此，与非门45的输出端O3的电容量可近似等于或非门47的输出端O4的电容量。由此，通过相加NMOS晶体管N33和PMOS晶体管P36，可以提高与非门45和或非门47的等效性能。

图5是根据本发明的第三实施例接收单个控制信号CNT的输出缓冲电路的电路图。图5的输出缓冲电路包括与非门35和或非门47，与非门35具有与图3所示相同的结构，或非门47具有与图4所示相同的结构。

在根据本发明的第三实施例的输出缓冲电路中，与非门35的输出端O5和或非门47的输出端O6分别连接到两个PMOS晶体管P31和P32以及两个PMOS晶体管P35和P36。但是，与非门35的输出端O5连接到一个NMOS晶体管N32，同时或非门47的输出端O6连接到两个NMOS晶体管N34和N35。

因此，可以调整PMOS晶体管P36的尺寸(即沟道宽度)，以保持与非门35的输出端O5的电容量与或非门47的输出端O6的电容量近似相同。例如，如果PMOS晶体管P31、P32和P35的每一个的尺寸(即，沟道宽度)是20μm，NMOS晶体管N31、N34以及N35的每一个的尺寸(即沟道宽度)是8μm，那么PMOS晶体管P36的希望尺寸(即，沟道宽度)可以定为12μm。由此，根据本发明的第三实施例的输出缓冲电路可以提供与上面根据图4论述的本发明的第二实施例提供的效果相似的效果。

图6是根据本发明的第四实施例接收两个控制信号CNT1和CNT2的输出缓冲电路的电路图。参考图6，根据本发明的第四实施例的输出缓冲电路包括：上拉晶体管31、下拉晶体管33、与非门65、或非门67、和反相器68和69。

上拉晶体管31响应于上拉控制信号PUC将输出管脚DQ(即，输出端)上拉至电源电压VDD，下拉晶体管33响应于下拉控制信号PDC将输出端DQ下拉至基准电压VSS。与非门65接收第一和第二控制信号CNT1和CNT2以及数据信号DATA，并产生上拉控制信号PUC。或非门67接收第一控制信号CNT1的反相CNT1B、第二控制信号CNT2的反相CNT2B以及数据信号数据，并产生下拉控制信号PDC。

与非门65包括PMOS晶体管P61至P65和NMOS晶体管N61至N63。电源电压VDD和基准电压VSS(例如，地电压)分别连接到PMOS晶体管P64的源极和栅极。PMOS晶体管P65的源极连接到PMOS晶体管P64的漏极，基准电压VSS连接到PMOS晶体管P65的栅极。PMOS晶体管P61的源极和漏极分别连接到PMOS晶体管P65的漏极和与非门65的输出端O7。数据信号DATA连接到PMOS晶体管P61的栅极。PMOS晶体管P62的源极和漏极分别连接到PMOS晶体管P65的漏极和与非门65的输出端O7。第一控制信号CNT1连接到PMOS晶体管P62的栅极。PMOS晶体管P63的源极和漏极分别连接到PMOS晶体管P65的漏极和与非门65的输出端O7。第二控制信号CNT2连接到PMOS晶体管P63的栅极。

NMOS晶体管N61的漏极连接到与非门65的输出端O7，数据信号DATA连接到NMOS晶体管N61的栅极。NMOS晶体管N62的漏极连接到NMOS晶体管N61的源极，第一控制信号CNT1连接到NMOS晶体管N62的栅极。NMOS晶体管N63的漏极连接到NMOS晶体管N62的源极，第二控制信号CNT2和基准电压VSS分别连接到NMOS晶体管N63的栅极和源极。

或非门67包括PMOS晶体管P66至P68以及NMOS晶体管N66至N70。电源电压VDD和数据信号DATA分别连接到PMOS晶体管P66的源极和栅极。PMOS晶体管P67的源极连接到PMOS晶体管P66的漏极，第一控制信号CNT1的反相CNT1B连接到PMOS晶体管P67的栅极。PMOS晶体管P68的源极和漏极分别连接到PMOS晶体管P67的漏极和或非门67的输出端O8。第二控制信号CNT2的反相CNT2B连接到PMOS晶体管P68的栅极。

NMOS晶体管N66的漏极连接到或非门67的输出端O8，数据信号DATA连接到NMOS晶体管N66的栅极。NMOS晶体管N67的漏极连接到或非门67的输出端O8，第一控制信号CNT1的反相CNT1B连接到NMOS晶体管N67的栅极。NMOS晶体管N68的漏极连接到或非门67的输出端O8，第二控制信号CNT2的反相CNT2B连接到NMOS晶体管N68的栅极。NMOS晶体管N69的漏极连接到NMOS晶体管N66至N68的源极，电源电压VDD连接到NMOS晶体管N69的栅极。NMOS晶体管N70的漏极连接到NMOS晶体管N69的源极，电源电压VDD和基准电压VSS分别连接到NMOS晶体管N70的栅极和源极。

如上所述，根据本发明的第四实施例的输出缓冲电路包括沿电源电压VDD和与非门65的输出端O7之间的通路的三个PMOS晶体管以及沿电源电压VDD和或非门67的输出端O8之间的通路的三个PMOS晶体管。换句话说，在电源电压VDD和与非门65的输出端O7之间串联的PMOS晶体管的数目可以等于电源电压VDD和或非门67的输出端O8之间串联的PMOS晶体管的数目。

此外，沿基准电压VSS和与非门65的输出端O7之间的通路可以存在三个NMOS晶体管，沿基准电压VSS和或非门76的输出端O8三个之间的通路也可以存在三个NMOS晶体管。换句话说，基准电压VSS和与非门65的输出端O7之间串联的NMOS晶体管的数目可以等于或非门67的输出端O8和基准电压VSS之间串联的NMOS晶体管的数目。

由此，与非门65中PMOS晶体管的尺寸(即，沟道宽度)可以制造为与或非门67中的PMOS晶体管的尺寸一样。更进一步，与非门65中NMOS晶体管的尺寸(即，沟道宽度)可以制造为与或非门67中NMOS晶体管的尺寸一样。结果，可以保持与非门65的输入电容量近似等于或非门67的输入电容量。因此，即使根据本发明的第四实施例的输出缓冲电路的PVT改变，与非门65的性能也可以保持与或非门67的性能近似相同，因此减小经过输出管脚DQ的输出数据偏移。

图7是根据本发明的第五实施例接收两个控制信号CNT1和CNT2的输出缓冲电路的电路图。图7的与非门75除上面根据图6论述的晶体管P61、P62、P63、P64、P65、N61、N62以及N63之外还包括NMOS晶体管N64和NMOS晶体管N65。NMOS晶体管N64的漏极连接到与非门75的输出端O9，NMOS晶体管N64的源极连接到NMOS晶体管N61的源极。NMOS晶体管N65的漏极连接到与非门75的输出端O9，NMOS晶体管N65的源极连接到NMOS晶体管N61的源极。两个NMOS晶体管N64和N65的栅极连接到基准电压VSS。

图7的或非门77除上面根据图6论述的晶体管P66、P67、P68、N66、N67、N68、N69和N70之外还包括PMOS晶体管P69和PMOS晶体管P70。PMOS晶体管P69的源极和漏极分别连接到PMOS晶体管P67的漏极和或非门77的输出端O10。电源电压VDD连接到PMOS晶体管P69的栅极。PMOS晶体管P70的源极和漏极分别连接到PMOS晶体管P67的漏极和或非门77的输出端O10。电源电压VDD连接到PMOS晶体管P70的栅极。

由此，在根据本发明的第五实施例的输出缓冲电路中，三个PMOS晶体管连接到与非门75的输出端O9，同样三个PMOS晶体管连接到或非门77的输出端O10。此外，三个NMOS晶体管连接到与非门75的输出端O9，同样三个NMOS晶体管连接到或非门77的输出端O10。与非门75的内节点可以具有与或非门77近似相同的电容量。

结果，与非门75的输出端O9的电容量可以近似等于或非门77的输出端O10的电容量。因此，在根据本发明的第五实施例的输出缓冲电路中，增加晶体管N64、N65、P69以及P70可以提高与非门75和或非门75的性能。

图8是根据本发明的第六实施例接收两个控制信号CNT1和CNT2的输出缓冲电路的电路图。参考图8，根据本发明的第六实施例的输出缓冲电路包括与非门65和或非门77，与非门65具有与图6的与非门65相同的结构，或非门77具有与图7的或非门77相同的结构。

在根据本发明的第六实施例的输出缓冲电路中，三个PMOS晶体管连接到与非门65的输出端O11，三个PMOS晶体管连接到或非门77的输出端O12。但是，一个NMOS晶体管连接到与非门75的输出端O11，同时三个NMOS晶体管连接到或非门77的输出端O12。

在根据本发明的第六实施例的输出缓冲电路中，可以调整PMOS晶体管P69和P70的尺寸(即，沟道宽度)，以使与非门65的输出端O11的电容量近似等于或非门77的输出端012的电容量。例如，如果PMOS晶体管P61、P62、P63以及P68的每一个的尺寸(即，沟道宽度)是20μm，NMOS晶体管N61、N66、N67以及N68的每一个的尺寸(即沟道宽度)是8μm，那么PMOS晶体管P69和P70的每一个的尺寸(即，沟道宽度)可以确定为12μm。而且，由单层PMOS晶体管可以提供PMOS晶体管P69和P70的功能。在此情况下，单层PMOS晶体管的尺寸(即，沟道宽度)可以等于PMOS晶体管P69和P70的尺寸(即，沟道宽度)总和。更具体，具有24μm尺寸的单层PMOS晶体管可以代替图8的晶体管P69和P70。

根据本发明的第六实施例的输出缓冲电路可以具有与根据本发明的第五实施例的输出缓冲电路近似相同的效果。

在本公开中，根据驱动输出管脚的输出缓冲电路描述了本发明的实施例。本发明的实施例也可以应用于半导体器件包括的缓冲电路。

尽管本发明是参照其特定的优选实施例来描述的，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。

如上所述，在根据本发明的实施例的输出缓冲电路中即使工艺、电压和/或温度(PVT)改变，与非门的性能可也以保持近似等于或非门的性能。由此，可以减小经过输出管脚的输出数据偏移的发生。

Claims (55)

1.一种缓冲电路，包括：

一个输出端；

在输出端和电源电压之间连接的上拉晶体管，其中上拉晶体管响应于上拉控制信号将输出端上拉至电源电压；

在输出端和基准电压之间连接的下拉晶体管，其中下拉晶体管响应于下拉控制信号将输出端下拉至基准电压；

配置为响应于控制信号和数据信号在第一输出节点产生上拉控制信号的第一逻辑门，其中第一逻辑门包括在电源电压和第一输出节点之间的电通路中串联的多个晶体管；以及

配置为响应于数据信号和控制信号的反相在第二输出节点产生下拉控制信号的第二逻辑门，其中第二逻辑门包括在电源电压和第二输出节点之间的电通路中串联的多个晶体管，

其中在电源电压和第一输出节点之间的通路中串联的晶体管数目等于在电源电压和第二输出节点之间的通路中串联的晶体管数目。

2.根据权利要求1所述的缓冲电路，其中在电源电压和第一输出节点之间的电通路中串联的多个晶体管包括第一晶体管和第二晶体管，第一晶体管具有连接到数据信号的第一控制电极，第二晶体管在电源电压和第一晶体管之间串联耦接，第一逻辑门还包括与第二晶体管和第一输出节点之间的第一晶体管并联的第三晶体管，其中第三晶体管具有连接到控制信号的第三控制电极。

3.根据权利要求2所述的缓冲电路，其中第一、第二以及第三晶体管的每一个具有相同的导电类型。

4.根据权利要求2所述的缓冲电路，其中第一晶体管是第一PMOS晶体管，其中第二晶体管是第二PMOS晶体管，以及其中第三晶体管是第三PMOS晶体管。

5.根据权利要求4所述的缓冲电路，其中在电源电压和第二输出节点之间的电通路中串联的多个晶体管是PMOS晶体管。

6.根据权利要求4所述的缓冲电路，第一逻辑门还包括在第一输出节点和基准电压之间串联的多个NMOS晶体管，串联的多个NMOS晶体管包括第一NMOS晶体管和第一NMOS晶体管，第一NMOS晶体管具有连接到数据信号的第一NMOS控制电极，第二NMOS晶体管具有连接到控制信号的第二NMOS控制电极。

7.根据权利要求6所述的缓冲电路，第一逻辑门还包括与第一输出节点连接的第三NMOS晶体管，第三NMOS晶体管具有连接到基准电压的第三NMOS控制电极。

8.根据权利要求2所述的缓冲电路，其中第一和第二逻辑门还响应于第二控制信号，第一逻辑门还包括与第二晶体管和第一输出节点之间的第一和第三晶体管并联的第四晶体管，第四晶体管具有连接到第二控制信号的控制电极。

9.根据权利要求8所述的缓冲电路，第一逻辑门还包括与第一晶体管和电源电压之间的第二晶体管串联的第五晶体管。

10.根据权利要求1所述的缓冲电路，其中基准电压包括地电压。

11.根据权利要求1所述的缓冲电路，其中第一逻辑门包括与非门，以及其中第二逻辑门包括或非门。

12.根据权利要求1所述的缓冲电路，其中在电源电压和第一输出节点之间的电通路中串联的多个晶体管是PMOS晶体管，以及其中在电源电压和第二输出节点之间的电通路中串联的多个晶体管是PMOS晶体管。

13.一种输出缓冲器，包括：

一个输出端；

在输出端和电源电压之间连接的上拉晶体管，其中上拉晶体管响应于上拉控制信号将输出端上拉至电源电压；

在输出端和基准电压之间连接的下拉晶体管，其中下拉晶体管响应于下拉控制信号将输出端下拉至基准电压；

配置为响应于控制信号和数据信号在第一输出节点产生上拉控制信号的第一逻辑门，其中第一逻辑门包括在第一输出节点和基准电压之间的电通路中串联的多个晶体管；以及

配置为响应于数据信号和控制信号的反相在第二输出节点产生下拉控制信号的第二逻辑门，其中第二逻辑门包括在第二输出节点和基准电压之间的电通路中串联的多个晶体管，

其中在基准电压和第一输出节点之间的通路中串联的晶体管数目等于在第二输出节点和基准电压之间的通路中串联的晶体管数目。

14.根据权利要求13所述的缓冲电路，其中在第二输出节点和基准电压之间的电通路中串联的多个晶体管包括第一晶体管和第二晶体管，第一晶体管具有连接到数据信号的第一控制电极，第二晶体管在第一晶体管和基准电压之间串联，第二逻辑门还包括与第二晶体管和第二输出节点之间的第一晶体管并联的第三晶体管，其中第三晶体管具有连接到控制信号的反相的控制电极。

15.根据权利要求14的缓冲电路，其中第一、第二以及第三晶体管的每一个具有相同的导电类型。

16.根据权利要求14所述的缓冲电路，其中第一晶体管是第一NMOS晶体管，其中第二晶体管是第二NMOS晶体管，以及其中第三晶体管是第三NMOS晶体管。

17.根据权利要求16所述的缓冲电路，其中在第一输出节点和基准电压之间的电通路中串联的多个晶体管是NMOS晶体管。

18.根据权利要求16所述的缓冲电路，第二逻辑门还包括在电源电压和第二输出节点之间串联的多个PMOS晶体管，串联的多个PMOS晶体管包括第一PMOS晶体管和第二PMOS晶体管，第一PMOS晶体管具有连接到数据信号的第一PMOS控制电极，第二PMOS晶体管具有连接到控制信号的反相的第二PMOS控制电极。

19.根据权利要求18所述的缓冲电路，第二逻辑门还包括与第二输出节点连接的第三PMOS晶体管，第三PMOS晶体管具有连接到电源电压的第三PMOS控制电极。

20.根据权利要求14所述的缓冲电路，其中第一和第二逻辑门还响应于第二控制信号，第二逻辑门还包括与第二晶体管和第二输出节点之间的第一和第三晶体管并联的第四晶体管，第四晶体管具有连接到第二控制信号的反相的控制电极。

21.根据权利要求20所述的缓冲电路，第二逻辑门还包括与第一晶体管和基准电压之间的第二晶体管串联的第五晶体管。

22.根据权利要求13所述的缓冲电路，其中基准电压包括地电压。

23.根据权利要求13所述的缓冲电路，其中第一逻辑门包括与非门，其中第二逻辑门包括或非门。

24.根据权利要求13所述的缓冲电路，其中在第一输出节点和基准电压之间的电通路中串联的多个晶体管是NMOS晶体管，以及其中在第二输出节点和基准电压之间的电通路中串联的多个晶体管是NMOS晶体管。

25.一种缓冲电路包括：

一个输出端；

在输出端和电源电压之间连接的上拉晶体管，其中上拉晶体管响应于上拉控制信号将输出端上拉至电源电压；

在输出端和基准电压之间连接的下拉晶体管，其中下拉晶体管响应于下拉控制信号将输出端下拉至基准电压；

配置为响应于控制信号和数据信号在第一输出节点产生上拉控制信号的第一逻辑门，其中第一逻辑门包括在电源电压和第一输出节点之间并联的第一和第二晶体管以及在第一输出节点和基准电压之间并联的第三和第四晶体管；以及

配置为响应于数据信号和控制信号的反相在第二输出节点产生下拉控制信号的第二逻辑门。

26.根据权利要求25所述的缓冲电路，其中第一和第二晶体管包括PMOS晶体管，其中第三和第四晶体管包括NMOS晶体管。

27.根据权利要求26所述的缓冲电路，其中第一晶体管的第一控制电极连接到数据信号，其中第二晶体管的第二控制电极连接到控制信号，其中第三晶体管的第三控制电极连接到数据信号，以及其中第四晶体管的第四控制电极连接到基准电压。

28.根据权利要求27所述的缓冲电路，其中第一逻辑门还包括与电源电压和第一输出节点之间的第一和第二晶体管并联的第五晶体管，其中第五晶体管包括PMOS晶体管，PMOS晶体管具有连接到第二控制信号的控制电极。

29.根据权利要求25所述的缓冲电路，其中第一逻辑门还包括在电源电压和第一和第二晶体管之间串联耦接的第五晶体管，和在基准电压和第三和第四晶体管之间串联耦接的第六晶体管。

30.根据权利要求25所述的缓冲电路，其中第二逻辑门包括在电源电压和第二输出节点之间并联的第五和第六晶体管，以及在第二输出节点和基准电压之间并联的第七和第八晶体管。

31.根据权利要求30所述的缓冲电路，其中第一和第二以及第五和第六晶体管包括PMOS晶体管，其中第三和第四以及第七和第八晶体管包括NMOS晶体管。

32.根据权利要求31所述的缓冲电路，其中第一晶体管的第一控制电极连接到数据信号，其中第二晶体管的第二控制电极连接到控制信号，其中第三晶体管的第三控制电极连接到数据信号，其中第四晶体管的第四控制电极连接到基准电压，其中第五晶体管的第五控制电极连接到数据信号，其中第六晶体管的第六控制电极连接到电源电压，其中第七晶体管的第七控制电极连接到数据信号，以及其中第八晶体管的第八控制电极连接到控制信号的反相。

33.一种缓冲电路包括：

一个输出端；

在输出端和电源电压之间连接的上拉晶体管，其中上拉晶体管响应于上拉控制信号将输出端上拉至电源电压；

在输出端和基准电压之间连接的下拉晶体管，其中下拉晶体管响应于下拉控制信号将输出端下拉至基准电压；

配置为响应于控制信号和数据信号在第一输出节点产生上拉控制信号的第一逻辑门，以及

配置为响应于数据信号和控制信号的反相在第二输出节点产生下拉控制信号的第二逻辑门，

其中第二逻辑门包括在电源电压和第二输出节点之间并联的第一和第二晶体管，以及在第二输出节点和基准电压之间并联的第三和第四晶体管。

34.根据权利要求33所述的缓冲电路，其中第一和第二晶体管包括PMOS晶体管，其中第三和第四晶体管包括NMOS晶体管。

35.根据权利要求34所述的缓冲电路，其中第一晶体管的第一控制电极连接到数据信号，其中第二晶体管的第二控制电极连接到电源电压，其中第三晶体管的第三控制电极连接到数据信号，以及其中第四晶体管的第四控制电极连接到控制信号的反相。

36.根据权利要求35所述的缓冲电路，其中第二逻辑门还包括与电源电压和第二输出节点之间的第一和第二晶体管并联的第五晶体管，其中第五晶体管包括PMOS晶体管，PMOS晶体管具有连接到第二控制信号的反相的控制电极。

37.根据权利要求33所述的缓冲电路，其中第二逻辑门还包括：在电源电压和第一和第二晶体管之间串联耦接的第五晶体管，以及在基准电压和第三和第四晶体管之间串联耦接的第六晶体管。

38.根据权利要求33所述的缓冲电路，其中第一逻辑门包括：在电源电压和第一输出节点之间并联的第五和第六晶体管，以及在第一输出节点和基准电压之间并联的第七和第八晶体管。

39.根据权利要求38所述的缓冲电路，其中第一和第二以及第五和第六晶体管包括PMOS晶体管，第三和第四以及第七和第八晶体管包括NMOS晶体管。

40.根据权利要求39所述的缓冲电路，其中第一晶体管的第一控制电极连接到数据信号，其中第二晶体管的第二控制电极连接到电源电压，其中第三晶体管的第三控制电极连接到数据信号，其中第四晶体管的第四控制电极连接到控制信号的反相，其中第五晶体管的第五控制电极连接到数据信号，其中第六晶体管的第六控制电极连接到控制信号，其中第七晶体管的第七控制电极连接到数据信号，以及其中第八晶体管的第八控制电极连接到基准电压。

41.一种输出缓冲电路，包括：

响应于上拉控制信号，上拉输出端的上拉晶体管；

响应于下拉控制信号，下拉输出端的下拉晶体管；

接收至少一个控制信号和数据并产生上拉控制信号的与非门；以及

接收反相的控制信号和数据，并产生下拉控制信号的或非门，

其中沿第一电源电压到与非门的输出端的通路存在的PMOS晶体管的数目等于沿第一电源电压到或非门的输出端的通路存在的PMOS晶体管的数目，以及沿第二电源电压到与非门的输出端的通路存在的NMOS晶体管的数目等于沿第二电源电压到或非门的输出端的通路存在的NMOS晶体管的数目。

42.如权利要求41的输出缓冲电路，其中与非门包括：

第一PMOS晶体管，具有源极和栅极，第一电源电压施加到其源极，第二电源电压施加到其栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、输入数据的栅极、连接到与非门的输出端的漏极；

第三PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加控制信号的栅极、连接到与非门的输出端的漏极；

第一NMOS晶体管，具有连接到与非门的输出端的漏极和输入数据的栅极；以及

第二NMOS晶体管，具有连接到第一NMOS晶体管的源极的漏极、施加控制信号的栅极、施加第二电源电压的源极；

43.如权利要求41的输出缓冲电路，其中或非门包括：

第一PMOS晶体管，具有施加第一电源电压的源极、施加控制信号的反相信号的栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、输入数据的栅极、连接到或非门的输出端的漏极；

第一NMOS晶体管，具有连接到或非门的输出端的漏极和施加控制信号的反相信号的栅极；

第二NMOS晶体管，具有连接到或非门的输出端的漏极和输入数据的栅极；以及

第三NMOS晶体管，具有连接到第一和第二NMOS晶体管的源极的漏极、施加第一电源电压的栅极、施加第二电源电压的源极；

44.如权利要求42的输出缓冲电路，其中与非门还包括第三NMOS晶体管，具有连接到与非门的输出端的漏极、施加第二电源电压的栅极、连接到第一NMOS晶体管的源极的源极。

45.如权利要求43的输出缓冲电路，其中或非门还包括第三PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加第一电源电压的栅极、连接到或非门的输出端的漏极。

46.如权利要求41的输出缓冲电路，其中与非门包括：

第一PMOS晶体管，具有第一电源电压施加到其上的源极，以及第二电源电压施加到其上的栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加第二电源电压的栅极；

第三PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、输入数据的栅极、连接到与非门的输出端的漏极；

第四PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第一控制信号的栅极、连接到与非门的输出端的漏极；

第五PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第二控制信号的栅极、连接到与非门的输出端的漏极；

第一NMOS晶体管，具有连接到与非门的输出端的漏极和输入数据的栅极；

第二NMOS晶体管，具有连接到第一NMOS晶体管的源极的漏极、施加第一控制信号的栅极，以及

第三NMOS晶体管，具有连接到第二NMOS晶体管的源极的漏极、施加第二控制信号的栅极、施加第二电源电压的源极；

47.如权利要求41的输出缓冲电路，其中或非门包括：

第一PMOS晶体管，具有第一电源电压输入到其上的源极，和数据输入到其上的栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加第一控制信号的反相信号的栅极；

第三PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第二控制信号的反相信号的栅极、连接到或非门的输出端的漏极；

第一NMOS晶体管，具有连接到或非门的输出端的漏极和输入数据的栅极；

第二NMOS晶体管，具有连接到或非门的输出端的漏极和施加第一控制信号的反相信号的栅极；

第三NMOS晶体管，具有连接到或非门的输出端的漏极和施加第二控制信号的反相信号的栅极；

第四NMOS晶体管，具有连接到第一NMOS晶体管至第三NMOS晶体管的源极的漏极、施加第一电源电压的栅极；以及

第五NMOS晶体管，具有连接到第四NMOS晶体管的源极的漏极、施加第一电源电压的栅极、施加第二电源电压的源极；

48.  如权利要求46的输出缓冲电路，其中与非门包括：第四NMOS晶体管，具有连接到与非门的输出端的漏极、施加第二电源电压的栅极、连接到第一NMOS晶体管的源极的源极；以及

第五NMOS晶体管，具有连接到与非门的输出端的漏极、施加第二电源电压的栅极、连接到第一NMOS晶体管的源极的源极。

49.如权利要求47的输出缓冲电路，其中或非门还包括：

第四PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第一电源电压的栅极、连接到或非门的输出端的漏极；以及

第五PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第一电源电压的栅极、连接到或非门的输出端的漏极；

50.一种输出缓冲电路，包括：

响应于上拉控制信号，上拉输出端的上拉晶体管；

响应于下拉控制信号，下拉输出端的下拉晶体管；

接收控制信号和数据并产生上拉控制信号的与非门；以及

接收控制信号的反相信号和数据，并产生下拉控制信号的或非门，

其中与非门包括：

第一PMOS晶体管，具有第一电源电压施加到其上的源极，和第二电源电压施加到其上的栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、输入数据的栅极、连接到与非门的输出端的漏极；

第三PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加控制信号的栅极、连接到与非门的输出端的漏极；

第一NMOS晶体管，具有连接到与非门的输出端的漏极和输入数据的栅极；以及

第二NMOS晶体管，具有连接到第一NMOS晶体管的源极的漏极、施加控制信号的栅极、施加第二电源电压的源极，以及

或非门包括：

第一PMOS晶体管，具有施加第一电源电压的源极、施加控制信号的反相信号的栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、输入数据的栅极、连接到与非门的输出端的漏极；

第一NMOS晶体管，具有连接到或非门的输出端的漏极和施加控制信号的反相信号的栅极；

第二NMOS晶体管，具有连接到或非门的输出端的漏极和施加数据的栅极；以及

第三NMOS晶体管，具有连接到第一和第二NMOS晶体管的源极的漏极、施加第一电源电压的栅极、施加第二电源电压的源极。

51.如权利要求50的输出缓冲电路，其中与非门还包括第三NMOS晶体管，具有连接到与非门的输出端的漏极、施加第二电源电压的栅极、连接到第一NMOS晶体管的源极的源极。

52.如权利要求50的输出缓冲电路，其中或非门还包括第三NMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加第一电源电压的栅极、连接到或非门的输出端的漏极。

53.一种输出缓冲电路，包括：

响应于上拉控制信号，上拉输出端的上拉晶体管；

响应于下拉控制信号，下拉输出端的下拉晶体管；

接收第一控制信号、第二控制信号和数据并产生上拉控制信号的与非门；以及

接收第一控制信号的反相信号、第二控制信号的反相信号和数据并产生下拉控制信号的或非门，

其中与非门包括：

第一PMOS晶体管，具有第一电源电压施加到其上的源极，第二电源电压施加到其上的栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加第二电源电压的栅极；

第三PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、输入数据的栅极、连接到与非门的输出端的漏极；

第四PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第一控制信号的栅极、连接到与非门的输出端的漏极；

第五PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第二控制信号的栅极、连接到与非门的输出端的漏极；

第一NMOS晶体管，具有连接到与非门的输出端的漏极和输入数据的栅极；

第二NMOS晶体管，具有连接到第一NMOS晶体管的源极的漏极、施加第一控制信号的栅极；

第三NMOS晶体管具有连接到第NMOS晶体管的源极的漏极、施加控制信号的栅极、施加第二电源电压的源极；以及

或非门包括：

第一PMOS晶体管，具有第一电源电压输入到其上源极，和数据输入到其上的栅极；

第二PMOS晶体管，具有连接到第一PMOS晶体管的漏极的源极、施加第一控制信号的反相信号的栅极；

第三PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第二控制信号的反相信号的栅极、连接到或非门的输出端的漏极；

第一NMOS晶体管，具有连接到或非门的输出端的漏极和输入数据的栅极；

第二NMOS晶体管，具有连接到或非门的输出端的漏极和施加第一控制信号的反相信号的栅极；

第三NMOS晶体管，具有连接到或非门的输出端的漏极和施加第二控制信号的反相信号的栅极；

第四NMOS晶体管，具有连接到第一NMOS晶体管至第三NMOS晶体管的源极的漏极、施加第一电源电压的栅极；以及

第五NMOS晶体管，具有连接到第四NMOS晶体管的源极的漏极、施加第一电源电压的栅极、施加第二电源电压的源极。

54.如权利要求53的输出缓冲电路，其中与非门还包括：

第四NMOS晶体管，具有连接到与非门的输出端的漏极、施加第二电源电压的栅极、连接到第一NMOS晶体管的源极的源极；以及

第五NMOS晶体管，具有连接到与非门的输出端的漏极、施加第二电源电压的栅极、连接到第一NMOS晶体管的源极的源极。

55.如权利要求53的输出缓冲电路，其中或非门包括：

第四PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第一电源电压的栅极、连接到或非门的输出端的漏极；以及

第五PMOS晶体管，具有连接到第二PMOS晶体管的漏极的源极、施加第一电源电压的栅极、连接到或非门的输出端的漏极。

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