CN1489213A - 集成电路电容器 - Google Patents
集成电路电容器 Download PDFInfo
- Publication number
- CN1489213A CN1489213A CNA031597319A CN03159731A CN1489213A CN 1489213 A CN1489213 A CN 1489213A CN A031597319 A CNA031597319 A CN A031597319A CN 03159731 A CN03159731 A CN 03159731A CN 1489213 A CN1489213 A CN 1489213A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- capacitor
- integrated circuit
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 142
- 239000002184 metal Substances 0.000 claims abstract description 205
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000010410 layer Substances 0.000 claims description 254
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000037431 insertion Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种反并联连接的成对的电容器形成的集成电路金属－绝缘体－金属电容器。该金属－绝缘体－金属集成电路电容器包括集成电路衬底上反并联电连接的成对的金属－绝缘体－金属电容器。反并联电连接的成对的金属－绝缘体－金属电容器具有比该些金属－绝缘体－金属电容器中的任一个都小的电容量作为电压函数的变化。
Description
技术领域
本申请涉及集成电路电容器，更特别地，涉及金属-绝缘体-金属(MIM)集成电路电容器。
背景技术
由于集成电路电容器用于各种各样的集成电路器件中，所以就需要具有相对高的速度和/或相对大的电容量的集成电路电容器。如本领域技术人员所公知的，集成电路电容器包括在集成电路衬底上的第一(下)和第二(上)电极、以及它们之间的电容电介质。通常，通过减少电容器电极的电阻可降低频率的依赖性以便获得具有高速度的电容器。此外，可减少电容器电极之间的介电层的厚度、使用高介电材料作为介电层和/或增加电极的面积以便获得相对大的电容量的电容器。
用在集成电路器件中的电容器可分为具有金属-氧化物-半导体(MOS)结构的电容器、具有pn结结构的电容器、具有多晶硅-绝缘体-多晶硅(PIP)结构的电容器以及具有金属-绝缘体-金属(MIM)结构的电容器。在除了MIM结构外的上述所有结构的电容器中单晶硅或多晶硅可用作至少一个电极材料。然而，由于单晶硅或多晶硅的物理特性，对于减少电容器电极的电阻存在局限性。因此，可提供具有低电阻的金属电容器电极的MIM电容器就可以应用于期望高速度电容器。
图1A示出常规MIM电容器。图1B示出图1A的MIM电容器的等效电路图。
参考图1A，MIM电容器10包括下金属层11、介电层12和上金属层13。介电层12布置在下金属层11与上金属层13之间。通常，上金属层13可连接到用于提供具有预定电平的电压V的电源端子，而下金属层11可接地(连接到接地端子)。如图1B所示，MIM电容器10具有预定的电容量C。理想地，电容量C将是与电压V的变化无关的恒定值。
图2示出说明图1A的MIM电容器的电压-电容量特性的示意图。如图2所示，实际上，常规MIM电容器10的电容量C可随着电压V的变化而变化。这种变化可分为两种情况：一种情况(21)是电容量C随着电压V的增加而增加，而一种情况(22)是电容量C随着电压V的增加而减少。
电容量C随着电压V的增加是增加或是减少可依赖于用于形成介电层12的材料。例如，当MIM电容器10的介电层12是由氮化硅(SixNy)制成时，电容量C随着电压V的增加而减少。无论如何，这种电容量作为电压函数的实质性变化可以对其中使用MIM电容器的集成电路器件的性能能产生负面影响。
发明内容
根据本发明的某些实施例的金属-绝缘体-金属集成电路电容器包括在集成电路衬底上反并联电连接的一对金属-绝缘体-金属电容器。在某些实施例中，成对的金属-绝缘体-金属电容器包括集成电路衬底上的第一金属层的第一和第二部分、绝缘层的第一和第二部分以及第二金属层的第一和第二部分，其中绝缘层的各个部分分别在第一金属层的第一和第二部分的各个部分上，背对集成电路衬底，第二金属层的各个部分分别在绝缘层的第一和第二部分的各个部分上，背对第一金属层的第一和第二部分。第一金属层的第一部分电连接到第二金属层的第二部分，第一金属层的第二部分电连接到第二金属层的第一部分。在其它实施例中，成对的金属-绝缘体-金属电容器具有比该些金属-绝缘体-金属电容器中的任何一个都要小的电容量作为电压函数的变化。
根据本发明的其它实施例，金属-绝缘体-金属电容器包括第一电容器，其中第一下金属层、第一介电层和第一上金属层依次堆叠在集成电路衬底上。金属-绝缘体-金属电容器还包括第二电容器，其中第二下金属层、第二介电层和第二上金属层依次堆叠在集成电路衬底上。第二下金属层电连接到第一上金属层，第二上金属层电连接到第一下金属层。
在某些实施例中，第一电容器的第一上金属层和第二电容器的第二下金属层连接到电源端子，第一电容器的第一下金属层和第二电容器的第二上金属层连接到接地端子。在某些实施例中，第一介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。在其它实施例中，第二介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
根据本发明的其它实施例的金属-绝缘体-金属集成电路电容器结构包括集成电路衬底上的第一介电层以及第一介电层中的第一金属层的第一和第二隔离开的部分。第二介电层设置在第一介电层上。电容器介电层的第一和第二隔离开的部分设置在第二介电层中，其中的各个部分分别在第一金属层的第一和第二隔离开的部分的各个部分上。同样设置第二介电层的第一和第二隔离开的部分，其中的各个部分分别在电容器介电层的第一和第二隔离开的部分的各个部分上。在某些实施例中，第一导电接触穿过第二介电层将第一金属层的第一部分电连接到第二金属层的第二部分。在其它实施例中，第二导电接触穿过第二介电层将第一金属层的第二部分电连接到第二金属层的第一部分。在又一些实施例中，第三导电接触穿过第一和第二介电层将第二金属层的第二部分电连接到集成电路衬底上。在再一些实施例中，第四导电接触将第一金属层的第二部分电连接到集成电路衬底上。
根据本发明的其它实施例，集成电路器件包括集成电路衬底、集成电路衬底上的第一层间介电(ILD)层以及第一ILD层表面处的第一级上的第一下金属层和第二下金属层，第一下金属层和第二下金属层通过第二ILD层彼此互相隔离。第一介电层在第一下金属层上，第二介电层在第二下金属层上。第三介电层使第一介电层和第二介电层彼此相隔离。同样设置第一上金属层和第二上金属层，其中的各个层分别在第一介电层和第二介电层的各个层上，并且在第一介电层和第二介电层的表面上的第二级上彼此隔离开。
在某些实施例中，第一介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。在其它实施例中，第二介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
在某些实施例中，集成电路器件还包括穿过第一ILD层、第二ILD层和第三ILD层并将集成电路衬底的有源区连接到第二上金属层的第一导电接触。在另一些实施例中，集成电路器件还包括穿过第一ILD层并将集成电路衬底的有源区连接到第二下金属层的第二导电接触。在又一些实施例中，集成电路器件还包括穿过第三ILD层并将第二上金属层连接到第一下金属层的第三导电接触。在再一些实施例中，集成电路器件还包括穿过第三ILD层并将第一上金属层连接到第二下金属层的第四导电接触。
附图说明
图1A示出常规金属-绝缘体-金属(MIM)电容器；
图1B示出图1A的MIM电容器的等效电路图；
图2示出说明图1A的MIM电容器的电压-电容特性的曲线图；
图3A示出根据本发明实施例的金属-绝缘体-金属(MIM)电容器；
图3B示出根据本发明实施例的图3A的MIM电容器的等效电路图；
图4示出根据本发明实施例的图3A的MIM电容器的布线图；
图5A示出沿根据本发明实施例的图4的线A-A′截取的集成电路器件的截面图；
图5B示出沿根据本发明实施例的图4的线B-B′截取的集成电路器件的截面图；以及
图6示出说明根据本发明实施例的图3A的MIM电容器的电压-电容特性的曲线图。
具体实施方式
下文将参考其中示出了本发明实施例的附图更充分地描述本发明。然而，本发明可以用许多不同的形式实施，并不应当局限于这里展示的实施例。当然，提供这些实施例以便使本公开彻底和完整，并且将发明的范围充分地传达给本领域的技术人员。在附图中，为了清楚起见可以放大层和区域的厚度。此外，这里描述和举例说明的每一个实施例也包括其互补导电类型的实施例。相同附图标记始终指示相同的元件。
应理解，当元件例如层、区域或衬底被称为在另一个元件“上(on)”时，它可以直接在其它元件上或也可以存在***的元件。可以理解如果元件的一部分，例如导线的表面被称为“外部(outer)”时，是指比元件的其它部分更靠近集成电路的外侧。此外，相关术语例如“在下方(beneath)”此处可用于描述图中所示的一个层或区域相对于衬底或底层的其它层或区域的关系。应当理解这些术语是用来包含器件的除附图中描述的取向外的不同取向。最后，术语“直接(directly)”意味着没有***的元件。
图3A示出根据本发明实施例的金属-绝缘体-金属(MIM)电容器，而图3B示出图3A的MIM电容器的等效电路图。
参考图3A和3B，根据本发明实施例的金属-绝缘体-金属(MIM)电容器包括反并联(antiparallel)电连接的第一电容器310和第二电容器320。第一电容器310包括第一下金属层311、第一介电层312和第一上金属层313。第一介电层312布置在第一下金属层311与第一上金属层313之间。第二电容器320包括第二下金属层321、第二介电层322和第二上金属层323。第二介电层322布置在第二下金属层321与第二上金属层323之间。如下所示，第一和第二下金属层在诸如半导体衬底的集成电路衬底上。
在某些实施例中，第一下金属层311、第一上金属层313、第二下金属层321和第二上金属层323由具有低电阻的金属层组成。第一介电层312可包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。类似地，第二介电层322可包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
第一电容器310和第二电容器320彼此反并联电连接。因此，在某些实施例中，第一电容器310的第一下金属层311电连接到第二电容器320的第二上金属层323。第一电容器310的第一上金属层313电连接到第二电容器320的第二下金属层321。在某些实施例中，通过连接第一电容器310的第一上金属层313和第二电容器320的第二下金属层321到电压端子，将电压V施加到这些层上。在某些实施例中，通过连接第一电容器310的第一下金属层311和第二电容器320的第二上金属层323到接地端子而使这些层接地。
这样，其中第一电容器310和第二电容器320彼此反并联连接的MIM电容器的总电容量CT是第一电容器310的第一电容量C1和第二电容器320的第二电容量C2的和。第一电容器310的第一电容量C1随着电压V的增加而变化。类似地，第二电容器320的电容量C2也随着电压V的增加而变化。
图6示出说明图3A的MIM电容器的电压-电容特性的曲线图。如图6所示，反并联电连接的成对的MIM电容器具有比该些MIM电容器中任何一个单独的都要小的电容量作为电压函数的变化。
参考附图6，更具体地说，随着电压V增加，第一电容器310的第一电容量C1和第二电容器320的第二电容量C2相反地变化。在某些实施例中，随着电压V的增加，第一电容器310的第一电容量C1逐渐减少，而第二电容器320的第二电容量C2逐渐增加。这是因为分别施加到第一电容器310和第二电容器320的电压V的方向是相反的。也就是说，对于第一电容器310，电压V施加到第一上金属层313上，而对于第二电容器320，电压V施加到第二下金属层321上。类似地，对于第一电容器310，第一下金属层311接地，而对于第二电容器320，第二上金属层323接地。
这样，随着电压V变化，第一电容器310的第一电容量C1和第二电容器320的第一电容量C2反向地变化，并且变化函数也是同样的。如图3B所示，并如前面所描述地，第一电容器310和第二电容器320彼此反并联连接，于是，总电容量CT是第一电容量C1和第二电容量C2的和。从而，第一电容量C1的减少和第二电容量C2的增加至少部分彼此补偿。这样，即使电压V增加，总电容量CT保持在相对稳定的水平或作为电压的函数缓慢变化。更具体地说，反并联电连接的成对的金属-绝缘体-金属电容器具有比该些MIM电容器中任何一个单独的都要小的电容量作为电压函数的变化。
再参考附图3A，可以理解，第一下金属层311和第二下金属层321可以由集成电路衬底上的第一金属层的第一和第二隔离开的部分构成。此外，第一介电层312和第二介电层322可以由绝缘层的第一和第二部分构成，其中的各个部分分别在第一金属层的第一和第二部分的各个部分上，背对集成电路衬底。最后，第一上金属层313和第二上金属层323可以由第二金属层的第一和第二部分构成，其中的各个部分分别在绝缘层的第一和第二部分的各个部分上，背对第一金属层的第一和第二部分。
图4示出当根据本发明某些实施例的MIM电容器用于集成电路时的电极引线的布线图。图5A和5B分别示出沿根据本发明某些实施例的图4的线A-A′和线B-B′截取的集成电路的截面图。
参考图4，首先布置第一电容器310的第一下金属层311，并在第一下金属层311的上方布置第一上金属层313。尽管没有在图4中示出，第一介电层布置在第一下金属层311与第一上金属层313之间。与第一电容器310的结构类似，首先布置第二电容器320的第二下金属层321，并在第二下金属层321的上方布置第二上金属层323。尽管没有显示，第二介电层布置在第二下金属层321与第二上金属层323之间。
在图4布线图的上部中，第一上金属层313突出第一下金属层311之外，并且类似地，第二下金属层321突出第二上金属层323之外。第一上金属层313的突出部分和第二下金属层321的突出部分彼此交叠并通过接触区524′彼此接触。在图4布图的下部中，第一下金属层311突出第一上金属层313之外，并且类似地，第二上金属层323突出第二下金属层321之外。第一下金属层311的突出部分和第二上金属层323的突出部分彼此交叠并通过接触区523′彼此接触。
第二电容器320的第二下金属层321和第二上金属层323包括不同区域中的突出部分。接触区521′存在于第二上金属层323的突出部分中，并且例如在接触区521′中，第二上金属层323接触衬底。类似地，接触区522′也存在于第二下金属层321的突出部分中，并且例如在接触区522′中，第二下金属层321接触衬底。
将参考图5A和5B更详细地描述上述的接触结构。第一层间介电(ILD)层511形成在诸如半导体衬底500的集成电路衬底上。如本领域技术人员所周知的，在半导体衬底500中可包括杂质区，半导体衬底500与第一ILD层511之间可***不同的层或区域。隔离开的金属层图形形成在第一级L1上，其设置在第一ILD层511的表面上。隔离开的金属层图形分别地形成第一下金属层311和第二下金属层321。第二ILD层512布置在第一下金属层311与第二下金属层321之间，因此，第一下金属层311和第二下金属层321彼此电绝缘。
隔离开的介电层图形形成在第一下金属层311、第二下金属层321和第二ILD层512上。隔离开的介电层图形分别形成第一介电层312和第二介电层322。在某些实施例中，不同于第一介电层312和第二介电层322的第三ILD层513布置在第一介电层312与第二介电层322之间。这样，第一介电层312和第二介电层322彼此电绝缘。第一介电层312可包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。类似地，第二介电层322可包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
隔离开的金属层图形同样形成在第二级L2上，其设置在第一介电层312、第二介电层322和第三ILD层513的表面上。隔离开的金属层图形分别地形成第一上金属层313和第二上金属层323上。第一上金属层313和第二上金属层323彼此电绝缘。
第二上金属层323通过穿过第一ILD层511、第二ILD层512和第三ILD层513的第一导电接触521接触半导体衬底500，例如其有源区。第二下金属层321通过穿过第一ILD层511的第二导电接触522接触半导体衬底500，例如其有源区。第二上金属层323和第一下金属层311通过穿过第三ILD层513的第三导电接触523彼此连接。此外，第一上金属层313和第二下金属层312通过穿过第三ILD层513的第四导电接触524彼此连接。
因此，图4、5A和5B同样描述本发明的实施例，其中第一介电层512设置在集成电路衬底上，并且第一金属层的第一和第二隔离开的部分311和321设置在第一介电层512中。第二介电层513设置在第一介电层512上。电容器介电层的第一和第二隔离开的部分312和322设置在第二介电层513中，其中的各个部分分别在第一金属层的第一和第二隔离开的部分311和321的各个部分上。同样设置第二金属层的第一和第二隔离开的部分313和323，其中的各个部分分别在电容器介电层的第一和第二隔离开的部分312、322的各个部分上。第一导电接触523穿过第二介电层513将第一金属层的第一部分311电连接到第二金属层的第二部分323上。第二导电接触524穿过第二介电层513将第一金属层的第二部分321电连接到第二金属层第一部分313上。第三导电接触穿过第一和第二介电层512和513将第二金属层的第二部分323电连接到集成电路衬底500上。第四导电接触522将第一金属层的第二部分321电连接到集成电路衬底500上。
如上所述，在根据本发明实施例的MIM电容器中，第一电容器的下电极和上电极分别连接到第二电容器的上电极和下电极上。因此，由施加到电容器两端的电压的变化引起地电容量的变化至少部分地通过第一电容器和第二电容器补偿，并且能获得作为电压函数的更加恒定的电容量。此外，即使包括MIM电容器的半导体器件用于精确的应用中，也可以有由电压的变化引起的很小的电容量变化或没有变化，这可以提高集成电路的稳定性。
在附图和说明书中，尽管使用特定的术语公开了本发明的实施例，但它们仅用于一般的或描述的意思而不是以限定为目的，本发明的范围阐明于所附的权利要求中。
Claims (20)
1.一种金属-绝缘体-金属集成电路电容器，包括：
第一电容器，其中第一下金属层、第一介电层和第一上金属层依次堆叠在集成电路衬底上；以及
第二电容器，其中第二下金属层、第二介电层和第二上金属层依次堆叠在集成电路衬底上，第二下金属层电连接到第一上金属层，而第二上金属层电连接到第一下金属层。
2.根据权利要求1的电容器，其中第一电容器的第一上金属层和第二电容器的第二下金属层连接到电源端子上，而第一电容器的第一下金属层和第二电容器的第二上金属层连接到接地端子上。
3.根据权利要求1的电容器，其中第一介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
4.根据权利要求1的电容器，其中第二介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
5.一种金属-绝缘体-金属集成电路电容器，包括：
集成电路衬底上反并联电连接的一对金属-绝缘体-金属电容器。
6.根据权利要求5的电容器，其中该对金属-绝缘体-金属电容器包括：
集成电路衬底上的第一金属层的第一和第二部分；
绝缘层的第一和第二部分，其中的各个部分分别在第一金属层的第一和第二部分的各个部分上，背对集成电路衬底；以及
第二金属层的第一和第二部分，其中的各个部分分别在绝缘层的第一和第二部分的各个部分上，背对第一金属层的第一和第二部分，
其中第一金属层的第一部分电连接到第二金属层的第二部分，并且其中第一金属层的第二部分电连接到第二金属层的第一部分。
7.根据权利要求5的电容器，其中反并联电连接的该对金属-绝缘体-金属电容器具有比该些金属-绝缘体电容器中的任何一个都要小的电容量作为电压函数的变化。
8.一种金属-绝缘体-金属集成电路电容器，包括：
一对金属-绝缘体-金属电容器，在集成电路衬底上彼此电连接，使得该对电容器具有比该些金属-绝缘体电容器中的任何一个都要小的电容量作为电压函数的变化。
9.一种集成电路器件，包括：
集成电路衬底；
集成电路衬底上的第一层间介电(ILD)层；
第一ILD层表面上的第一级上的第一下金属层和第二下金属层，并且第一下金属层和第二下金属层通过第二ILD层彼此隔离开；
第一下金属层上的第一介电层；
第二下金属层上的第二介电层；
使第一介电层和第二介电层彼此隔离开的第三介电层；以及
第一上金属层和第二上金属层，其中的各个层分别在第一介电层和第二介电层的各个层上，并且在第一介电层和第二介电层的表面上的第二级上彼此隔离开。
10.根据权利要求9的集成电路器件，其中第一介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
11.根据权利要求9的集成电路器件，其中第二介电层包括SiO2层、SixNy层、SixOyFz层、SixOyNz层和/或SixOyHz层。
12.根据权利要求9的集成电路器件，还包括穿过第一ILD层、第二ILD层和第三ILD层并且将集成电路衬底的有源区连接到第二上金属层的第一导电接触。
13.根据权利要求9的集成电路器件，还包括穿过第一ILD层并且将集成电路衬底的有源区连接到第二金属层的第二导电接触。
14.根据权利要求9的集成电路器件，还包括穿过第三ILD层并且将第二上金属层连接到第一下金属层的第三导电接触。
15.根据权利要求9的集成电路器件，还包括穿过第三ILD层并且将第一上金属层连接到第二下金属层的第四导电接触。
16.一种金属-绝缘体-金属集成电路电容器结构，包括：
集成电路衬底上的第一介电层；
第一介电层中的第一金属层的第一和第二隔离开的部分；
第一介电层上的第二介电层；
第二介电层中的电容器介电层的第一和第二隔离开的部分，其中的各个部分分别在第一金属层的第一和第二隔离开的部分的各个部分上；以及
第二金属层的第一和第二隔离开的部分，其中的各个部分分别在电容器介电层的第一和第二隔离开的部分的各个部分上。
17.根据权利要求16的电容器，还包括：
穿过第二介电层将第一金属层的第一部分电连接到第二金属层的第二部分的第一导电接触。
18.根据权利要求17的电容器，还包括：
穿过第二介电层将第一金属层的第二部分电连接到第二金属层的第一部分的第二导电接触。
19.根据权利要求18的电容器，还包括：
穿过第一和第二介电层将第二金属层的第二部分电连接到集成电路衬底的第三导电接触。
20.根据权利要求19的电容器，还包括：
将第一金属层的第二部分电连接到集成电路衬底上的第四导电接触。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR42573/2002 | 2002-07-19 | ||
| KR10-2002-0042573A KR100480603B1 (ko) | 2002-07-19 | 2002-07-19 | 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자 |
| KR42573/02 | 2002-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1489213A true CN1489213A (zh) | 2004-04-14 |
| CN100431151C CN100431151C (zh) | 2008-11-05 |
Family
ID=30439364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031597319A Expired - Lifetime CN100431151C (zh) | 2002-07-19 | 2003-06-30 | 集成电路电容器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6836399B2 (zh) |
| JP (1) | JP2004056139A (zh) |
| KR (1) | KR100480603B1 (zh) |
| CN (1) | CN100431151C (zh) |
| DE (1) | DE10330490B4 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7763923B2 (en) | 2005-12-29 | 2010-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal capacitor structure having low voltage dependence |
| CN106449605A (zh) * | 2015-08-12 | 2017-02-22 | 中芯国际集成电路制造(上海)有限公司 | Mim电容结构 |
| CN107591388A (zh) * | 2017-09-01 | 2018-01-16 | 格科微电子（上海）有限公司 | 金属层‑绝缘层‑金属层电容器及其形成方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919244B1 (en) * | 2004-03-10 | 2005-07-19 | Motorola, Inc. | Method of making a semiconductor device, and semiconductor device made thereby |
| JP5038612B2 (ja) * | 2005-09-29 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2007294848A (ja) * | 2006-03-30 | 2007-11-08 | Eudyna Devices Inc | キャパシタおよび電子回路 |
| US20070267733A1 (en) | 2006-05-18 | 2007-11-22 | International Business Machines Corporation | Symmetrical MIMCAP capacitor design |
| KR100852210B1 (ko) | 2007-04-26 | 2008-08-13 | 삼성전자주식회사 | 커패시터 유닛 및 그 형성 방법 |
| US8101495B2 (en) | 2008-03-13 | 2012-01-24 | Infineon Technologies Ag | MIM capacitors in semiconductor components |
| US7602599B1 (en) * | 2008-07-09 | 2009-10-13 | United Microelectronics Corp. | Metal-metal capacitor and method of making the same |
| US8729666B2 (en) * | 2009-09-23 | 2014-05-20 | X-Fab Semiconductor Foundries Ag | Ultra-low voltage coefficient capacitors |
| US9691772B2 (en) * | 2011-03-03 | 2017-06-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including memory cell which includes transistor and capacitor |
| CN102610660A (zh) * | 2012-03-31 | 2012-07-25 | 上海宏力半导体制造有限公司 | 层叠mim电容器结构以及半导体器件 |
| US8952748B2 (en) * | 2013-03-13 | 2015-02-10 | Futurewei Technologies, Inc. | Circuit and method for a multi-mode filter |
| CN103367329B (zh) * | 2013-07-23 | 2016-03-30 | 上海华力微电子有限公司 | 用于测试mim电容的半导体结构 |
| JP6583014B2 (ja) | 2016-01-22 | 2019-10-02 | 株式会社デンソー | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918454A (en) * | 1988-10-13 | 1990-04-17 | Crystal Semiconductor Corporation | Compensated capacitors for switched capacitor input of an analog-to-digital converter |
| JP3045419B2 (ja) * | 1991-11-08 | 2000-05-29 | ローム株式会社 | 誘電体膜コンデンサ |
| JPH05226582A (ja) * | 1992-02-12 | 1993-09-03 | Hitachi Ltd | 化合物半導体装置 |
| JPH07115174A (ja) * | 1993-10-19 | 1995-05-02 | Matsushita Electric Ind Co Ltd | 容量回路を有する半導体装置 |
| KR0183739B1 (ko) * | 1995-09-19 | 1999-03-20 | 김광호 | 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법 |
| US6078072A (en) * | 1997-10-01 | 2000-06-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor |
| US6069050A (en) * | 1997-10-20 | 2000-05-30 | Taiwan Semiconductor Manufacturing Company | Cross-coupled capacitors for improved voltage coefficient |
| JP3516593B2 (ja) * | 1998-09-22 | 2004-04-05 | シャープ株式会社 | 半導体装置及びその製造方法 |
| KR100587662B1 (ko) * | 1999-05-27 | 2006-06-08 | 삼성전자주식회사 | 반도체 소자의 커패시터 및 그 제조방법 |
| JP3586638B2 (ja) * | 2000-11-13 | 2004-11-10 | シャープ株式会社 | 半導体容量装置 |
-
2002
- 2002-07-19 KR KR10-2002-0042573A patent/KR100480603B1/ko active IP Right Grant
-
2003
- 2003-05-16 US US10/439,519 patent/US6836399B2/en not_active Expired - Lifetime
- 2003-06-30 CN CNB031597319A patent/CN100431151C/zh not_active Expired - Lifetime
- 2003-07-01 DE DE10330490A patent/DE10330490B4/de not_active Expired - Lifetime
- 2003-07-09 JP JP2003272530A patent/JP2004056139A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7763923B2 (en) | 2005-12-29 | 2010-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal capacitor structure having low voltage dependence |
| CN106449605A (zh) * | 2015-08-12 | 2017-02-22 | 中芯国际集成电路制造(上海)有限公司 | Mim电容结构 |
| CN106449605B (zh) * | 2015-08-12 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | Mim电容结构 |
| CN107591388A (zh) * | 2017-09-01 | 2018-01-16 | 格科微电子（上海）有限公司 | 金属层‑绝缘层‑金属层电容器及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004056139A (ja) | 2004-02-19 |
| CN100431151C (zh) | 2008-11-05 |
| US20040012911A1 (en) | 2004-01-22 |
| DE10330490B4 (de) | 2008-12-04 |
| KR100480603B1 (ko) | 2005-04-06 |
| DE10330490A1 (de) | 2004-02-19 |
| KR20040008851A (ko) | 2004-01-31 |
| US6836399B2 (en) | 2004-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1489213A (zh) | 集成电路电容器 | |
| EP0905792B1 (en) | Stacked-fringe integrated circuit capacitors | |
| US6365954B1 (en) | Metal-polycrystalline silicon-n-well multiple layered capacitor | |
| US5541442A (en) | Integrated compact capacitor-resistor/inductor configuration | |
| US6683341B1 (en) | Voltage-variable capacitor with increased current conducting perimeter | |
| CN1992268A (zh) | 半导体电容装置 | |
| KR930018716A (ko) | 모놀리식 고전압 캐패시터 및 그의 제조방법 | |
| KR940022827A (ko) | 반도체 장치 및 그 제조방법 | |
| KR20020025975A (ko) | 캐패시터 | |
| US6445056B2 (en) | Semiconductor capacitor device | |
| US20060197133A1 (en) | MIM capacitor including ground shield layer | |
| CN1741285A (zh) | 结可变电容 | |
| US6784044B2 (en) | High dopant concentration diffused resistor and method of manufacture therefor | |
| KR970018562A (ko) | 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법 | |
| US4831431A (en) | Capacitance stabilization | |
| US7301217B2 (en) | Decoupling capacitor design | |
| KR950028136A (ko) | 반도체 장치 및 그 제조방법 | |
| CN1181511C (zh) | C-v线性得以改善的压变电容器及其形成方法 | |
| CN1737990A (zh) | Mis电容器以及mis电容器的制造方法 | |
| US6489196B1 (en) | Method of forming a capacitor with high capacitance and low voltage coefficient | |
| KR930001468A (ko) | 반도체 장치 | |
| CA2409683A1 (en) | Variable capacitance capacitor | |
| JPH0396267A (ja) | 半導体集積回路装置 | |
| KR960015918A (ko) | 반도체 소자의 캐패시터 구조 및 그 제조방법 | |
| JPH06103735B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20081105 |
|
| CX01 | Expiry of patent term |