JP3553753B2 - パルス信号復調用ｐｌｌ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＰＭ変調された信号など、パルス幅には一定のパルスを有するパルス信号を復調するＰＬＬ（フェーズロックトループ）装置に関する。
【０００２】
【従来の技術】
従来からパルス位相変調（ｐｕｌｓｅ ｐｈａｓｅ ｍｏｄｕｌａｔｉｏｎ）やパルス位置変調（ｐｕｌｓｅ ｐｏｓｉｔｉｏｎ ｍｏｄｕｌａｔｉｏｎ）などと呼ばれるＰＰＭが、赤外線などを利用する光通信分野で広く用いられている。ＰＰＭは、パルスの位置によって情報を伝送する方式であり、通常は便宜上４−ＰＰＭや、１６−ＰＰＭなどが好んで用いられる。
【０００３】
図１１は、ＰＰＭについての基本的な考え方を示す。図１１（１）は４−ＰＰＭについての変調波形を示し、図１１（２）は１６−ＰＰＭについての変調波形を示す。ここでは、図１１（１）に示す４−ＰＰＭ変調方式を例にとって詳しく説明する。４−ＰＰＭ変調方式では、１ｂｉｔ毎に情報を伝送するのではなく、２ｂｉｔ毎に情報を伝送する。２ｂｉｔ情報として考え得る組合せには、「００」、「０１」、「１０」、および「１１」の４種類がある。この４種類では、パルスの存在する位相または位置が異なる。パルスは、４種類のパルススロットと呼ばれる位置のいずれかに存在する。図１１（２）に示す１６−ＰＰＭでは、パルススロットの数は１６個存在することになる。
【０００４】
図１２は、ＰＰＭ変調波形を復調するための構成を示す。ＰＰＭ復調装置は、ＰＬＬ部１と、ＰＰＭ復調部２とから成る。ＰＬＬ部１は、復調に必要なタイミングを受信されるＰＰＭ信号から取出し、ＰＰＭ復調部２に再生クロックとして与える。
【０００５】
ＰＰＭ復調部２では、各パルススロット間の電圧を積分して比較し、最大の値を示すパルススロットにパルスが存在したとみなして積分を行う方法である積分放電フィルタ法、あるいは積分を行うかわりに単に各パルススロットの中のある一点でサンプリングを行い、最大の値を示すパルススロットを検出する最大電圧検出法などが一般的に行われている。しかしながら、これらの方法を用いて復調を行う場合には、パルススロットに対して比較的精度の高い再生クロックが必要となる。ＰＬＬ部１は、ＰＰＭ復調部２で再生に必要な再生クロックを発生する。ＰＬＬ部１としては、アナログ回路のみで実現する方式、デジタル回路のみで実現する方式、アナログ回路およびデジタル回路を混在させて実現する方式などが考えられているけれども、デジタル回路のみで実現する方式が最も容易に実現可能である。ＰＬＬ部１をデジタル回路のみで実現する場合は、位相比較部３およびカウンタ部４を有する。デジタル方式のＰＬＬ回路の先行技術は、たとえば実開昭６２−１０９５２８などに開示されている。
【０００６】
図１３は、図１２のＰＬＬ部１をデジタル回路で実現する場合の動作原理を示す。ＰＬＬ動作クロックは、ＰＰＭ復調装置の外部から与えられる。図１３（１）は、受信されるＰＰＭ信号とカウンタ部４のカウンタ値の変化の位相が合っている状態を示す。ＰＰＭ信号の立上りエッジでカウンタ部４のカウンタ値をサンプルすると、カウンタ値が丁度０になっており、この状態をＰＰＭ信号とカウンタ値は「位相が合っている」と呼ぶことにする。図１２の位相比較部３は、ＰＰＭ信号とカウンタ値との位相が合っているかあっていないかの検査を行う。
【０００７】
位相比較部３は、２つの位相が合っている場合には何の制御も行わないけれども、位相が合っていない場合にはその位相を合わせ込むような補正信号をカウンタ部４に対して与える。図１３（２）は、ＰＰＭ信号に対してカウンタ値が遅れている場合、図１３（３）は進んでいる場合にどのようにカウンタ部４の補正が行われるかを示す。すなわち、この例では、カウンタ部４は位相比較部３からの補正信号が与えられない限りカウントアップを続ける。ＰＰＭ信号に対してカウンタ値の方が遅れてきた場合には１回だけ２つ分カウントアップし、逆にカウンタ部４の方が進んできた場合には１回だけカウントアップを止める。このような制御を行うことによって、カウンタの位相は常にＰＰＭ信号に合わせ込まれるようになる。
【０００８】
一方、再生クロックはカウンタ部４の出力から生成される。図１３では、カウンタ値の最上位ビットが再生クロックとなっている。このため、カウンタ値が３から４に変わるときに再生クロックが立上り、７から０に変わるときに再生クロックが立下る。ＰＰＭ信号とカウンタ値との位相が常に合うように制御されるので、図１３に示す例ではＰＰＭ信号のパルスの丁度中間付近で再生クロックが立上るような位相関係が得られている。
【０００９】
【発明が解決しようとする課題】
図１２に示すような従来のＰＰＭ復調装置では、ＰＬＬ部１をデジタル回路で実現する場合に、図１３に示すように入力されるＰＰＭ信号に比較して高い周波数のＰＬＬ動作クロックを必要としている。まずＰＰＭ変調に用いられるパルスのパルス幅をＴｏ（ｓ）とするとき、その時間を１周期とするようなクロック信号の周波数は１／Ｔｏ（Ｈｚ）となる。この周波数をｆｏ（Ｈｚ）とすると、ＰＬＬ部にはｎ×ｆｏ（Ｈｚ）の周波数のＰＬＬ動作クロックを必要とすることが判る。ただしｎは、カウンタ部４が１パルススロット時間あたりにカウントアップする回数を示す。図１３に示す例では、ｎ＝８である。このｎを、今後単に「ＰＬＬの精度」と呼ぶこととする。また「精度ｎのＰＬＬ」と言うのは、「ＰＰＭ変調に用いるパルスのパルス幅時間の１／ｎの時間を、１周期として持つようなクロックを動作クロックとするＰＬＬ回路」と定義することもできる。
【００１０】
ＰＬＬの精度であるｎを大きくすればするほど「きめの細やかな」位相合わせが可能となる。特にＰＰＭ復調部２で前述の積分放電フィルタ法や最大電圧検出法などを用いる場合には、少しの位相のずれでも性能に大きく関わってくる可能性もあるため、ＰＬＬの精度ｎを大きくしてきめ細やかな位相合わせが必要となる。
【００１１】
また、精度ｎの値を大きくすればするほどノイズに対する性能も良くなるという利点もある。図１２に示すようなＰＰＭ信号は、通信の過程で様々なノイズが混入する可能性がある。カウンタ値が０以外の値を示しているときにノイズが入力されると、位相比較部３がノイズに基づいてカウンタ部４を補正してしまい、再生クロックの位相がずれてしまう。この誤った補正による位相のずれは、次のＰＰＭ信号のパルスが受信されるときに修正されることになるけれども、次のＰＰＭパルスを受信するまでの間にさらにノイズが入力されるような場合には、位相のずれがどんどん広がってしまう可能性がある。１つのノイズパルスを受けたときに誤って補正される位相の量は２π／ｎとなるので、精度ｎの大きい方がノイズに対して位相のずれの影響を受けにくいことが判る。
【００１２】
ＰＰＭ復調方式としては、前述の積分放電フィルタ法や最大電圧検出法のように、サンプル自体に高精度の位置合わせが必要とされる方式と、それほど高精度の位置合わせを必要としない方式とが存在する。高精度の位置合わせを必要としない方式には、デジタルレベルに変換されたＰＰＭ信号を再生クロックによってサンプルし、サンプル結果が１であったパルススロットに信号が存在したとみなす方式がある。しかしながら、このような方式であっても、耐ノイズ性能の向上のためにはＰＬＬの精度ｎの値を大きくとる必要がある。
【００１３】
従来のＰＰＭ復調装置においては、以上のような理由から精度ｎの値を大きくし、たとえば８以上に取っている。しかしながら、ｎの値が大きければ大きいほど回路の消費電力も大きくなってしまう。一般に電子回路は、高速度で動作を繰返すと、状態変化に伴う消費電力の増加を招くからである。特に、Ｃ−ＭＯＳで回路を構成するような場合には、スタチックな動作ではほとんど消費電力がないのに比較し、動作周波数が高くなるほど消費電力が急増する。
【００１４】
たとえば１６−ＰＰＭで２Ｍｂｐｓの通信を行う場合を想定する。パルス幅は１２５ｎｓとなり、パルス幅を１周期とするような周波数の値はｆｏ＝８ＭＨｚとなる。したがって精度ｎ≧８とすれば、ＰＬＬの動作クロックは６４ＭＨｚ以上となる。このようなＰＰＭ復調装置を何らかの機器に搭載し、マスタクロックに基づいて動作クロックを得る場合を想定すると、その機器のマスタクロックは６４ＭＨｚ以上必要である。しかしながら、現在は、マスタクロックが６４ＭＨｚよりも低い可能性の方が大きく、そのような低いマスタクロックの機器にはＰＬＬの動作クロックが６４ＭＨｚ以上のＰＰＭ復調装置を搭載することは困難である。すなわち、従来のデジタル方式のＰＰＭ復調装置では、ＰＬＬの精度ｎの値を復調方式からの要求、および耐ノイズ性能からの要求によって大きく取る必要があるので、消費電力が大きくなってしまうばかりではなく、ＰＰＭ復調装置を搭載する機器内ではＰＬＬの動作クロックが得られない可能性も高くなるという問題点がある。
【００１５】
実開昭６２−１０９５２８の先行技術では、従来と同じ周波数変動に収まる再生クロックを得るために必要な動作クロックの周波数を１／２に落とすことができる考え方を開示している。しかしながら、従来ｎ＝８のところをｎ＝４にすることができるに過ぎない。
【００１６】
本発明の目的は、ＰＬＬの精度ｎの値を大きくしないでも復調すべきパルスと位相が合う再生用クロック信号を容易に得ることができるパルス信号復調用ＰＬＬ装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明は、パルス幅が一定範囲内のパルス信号を復調するための基準となるパルス幅で周期的に発生され、予め定める波形変化時点でパルスの有無を検出するための再生クロック信号の位相を制御するパルス信号復調用ＰＬＬ装置において、
予め定める複数の周期が前記基準となるパルス幅に対応するような周期を有する動作クロック信号を発生する動作クロック発生手段と、
動作クロック発生手段からの動作クロック信号に基づいて復調すべきパルス信号をサンプルする結果に対し、パルス信号のパルス幅の変動が基準パルス幅に対して所定の比率以内に収っていると仮定し、動作クロック信号を基準にして復調すべきパルス信号中の相対的な位相を考える時、パルス信号のサンプル結果が取り得る全てのパターンをdelay とleadとに分類して予め記憶しておき、実際のサンプル結果と前記全てのパターンを比較し、一致するパターンが有ればパルス有を検出し、一致するパターンが無ければパルス無を検出するパルス検出手段と、
前記再生クロック信号を発生する再生クロック発生手段と、
パルス検出手段の検出結果に従って、前記一致するパターンがdelay に属するパターンのときには再生クロック信号の位相を進め、leadに属するパターンのときには再生クロック信号の位相を遅らせるように、再生クロック発生手段を位相制御する位相比較手段とを含むことを特徴とするパルス信号復調用ＰＬＬ装置である。
本発明に従えば、パルス検出手段は、動作クロックに基づいて復調すべきパルス信号をサンプルし、サンプル結果と予想されるパターンとの比較によって信頼性の高いパルス検出を行うことができる。パルス信号のパルス幅の変動が基準となるパルス幅に対して所定の比率以内に収まっていると仮定するので、複数回以上サンプルするときにdelay またはleadに分類される特定のパターンを有することが予想される。したがって予想されるパターンに該当しないときには、復調すべきパルス信号中にはパルスが無いと判断され、パターンに該当するものが存在するときにパルスが有ると判断される。位相比較手段は、パルス検出手段によってパルスが有ると判断されたときに、パターンがdelay に属すればＰＬＬの位相を進め、パターンがleadに属するときに再生クロック信号の位相を遅らせるように再生クロック発生手段を位相制御するので、ノイズによる誤動作を避けることができ、動作クロックの周波数を低くしても再生クロック信号回路を正常に動作させることが可能となる。
また本発明で、前記再生クロック発生手段は、前記再生信号に同期して予め定める波形変化時点より同一周期内で先行して波形変化が生じるタイミング信号を発生し、
前記位相比較手段は、タイミング信号の波形変化時点での前記パルス検出手段によるパルス有無の検出結果に基づいて、再生クロック発生手段を位相制御することを特徴とする。
本発明に従えば、タイミング信号の波形変化時点は、再生クロック信号によってパルスの有無を検出するタイミングに先行するので、再生クロック発生手段に対する位相制御を有効に行うことができる。
【００１８】
また本発明で、前記パルス検出手段は、前記パルス有を検出すると、パルス検出信号を出力し、
前記位相比較手段は、
パルス検出信号の位相と前記タイミング信号の位相とを比較する比較手段と、
比較手段による比較結果を、予め定める回数分保持可能で、予め定める回数だけ同一の比較結果が続くとき、再生クロック発生手段を位相制御する保持手段とを備えることを特徴とする。
本発明に従えば、位相比較手段は予め定める回数だけ同一の比較結果が続くときに再生クロック発生手段を位相制御するのでノイズなどによる誤動作の影響をさらに低減し、動作クロックの周期をパルスの１／２まで低くすることも可能となる。
【００１９】
また本発明で、前記動作クロック発生手段は、デューテイ比５０％の矩形波として動作クロック信号を発生し、
前記パルス検出手段は、動作クロック信号の立上りエッジおよび立下りエッジ毎にパルス信号のサンプルを行うことを特徴とする。
本発明に従えば、動作クロックがデューテイ比５０％の矩形波であるので、その立上りエッジと立下りエッジとでパルス信号をサンプルすれば、動作クロックの周期の１／２の周期でサンプルを行うことができる。
【００２０】
また本発明で、前記パルス信号は、ＰＰＭ変調されていることを特徴とする。本発明に従えば、複数のパルススロットに対して１つだけパルスが存在するＰＰＭ変調されるパルス信号を復調する際に、パルスと同期した再生クロックを容易に発生させることができる。
【００２２】
【発明の実施の形態】
図１は、本発明の実施の一形態の概略的な電気的構成を示す。動作クロック発生部９は、パルス信号復調用ＰＬＬ装置を搭載する機器のマスタクロックなどに基づいて、復調すべきパルス信号のパルス幅が精度ｎ倍の周期となるように、動作クロック信号を発生する。パルス検出部１０は、動作クロック発生部９から供給される動作クロックまたはそれを分周したクロックによってパルス信号をサンプルする。複数回のサンプルを連続的に行うと、動作クロック信号の周期に対してパルス幅が一定の範囲内であれば、サンプル結果は予想されるパターンのうちのいずれかと一致する。パターンが一致するパルスが検出されると、パルス検出部１０はそのパルスをパルス検出信号として位相比較部１１に与える。位相比較部１１では、クロック再生部１２で発生される再生クロックと同期する再生クロックタイミング信号とパルス検出信号との位相比較を行う。位相比較部１１は、位相比較の結果に従ってクロック再生部１２を位相制御する。
【００２３】
図２は、図１のパルス検出部１０の具体的な構成例を示す。復調すべきパルス信号ＲｘＤは、動作クロックＣＬＫ８Ｍに従ってサンプルされる。サンプルは、Ｄフリップフロップ（以下、「ＤＦＦ」と略称する）１００〜１０７を用いる。ＤＦＦ１０８〜１１３は、ＤＦＦ１００〜１０７の出力Ｑ０〜Ｑ７に基づいて論理回路１１５がパターンの比較を行った結果から、パルス検出信号ＰＵＬＳＥ、遅れ信号ＤＥＬＡＹおよび進み信号ＬＥＡＤを発生させるために用いられる。パルス信号をサンプルするＤＦＦ１００〜１０７のうち、ＤＦＦ１０１，１０３，１０５，１０７は、動作クロックＣＬＫ８Ｍの立上りエッジでデータ入力Ｄを取り込む。ＤＦＦ１００，１０２，１０４，１０６は、インバータ１１９を介して与えられる動作クロックＣＬＫ８Ｍの立上りエッジ、すなわち元の動作クロックＣＬＫ８Ｍの立下りエッジでデータ入力Ｄを取込む。ＤＦＦ１０８，１０９，１１０は、動作クロックＣＬＫ８Ｍの立上りエッジでデータ入力を取込み、ＤＦＦ１１１，１１２，１１３は動作クロックＣＬＫ８Ｍの立下りエッジでデータ入力Ｄを取込む。
【００２４】
復調すべきパルス信号は、ＤＦＦ１００，１０１のデータ入力Ｄに与えられる。論理回路１１５の出力ｐｕｌｓｅ、ｄｅｌａｙおよびｌｅａｄは、ＤＦＦ１０８，１０９，１１０のデータ入力Ｄにそれぞれ与えられる。ＤＦＦ１０３，１０５，１０７のデータ入力Ｄは、ＤＦＦ１０１，１０３，１０５の出力Ｑにそれぞれ接続される。ＤＦＦ１０２，１０４，１０６のデータ入力Ｄは、ＤＦＦ１００，１０２，１０４の出力Ｑにそれぞれ接続される。ＤＦＦ１１１，１１２，１１３のＤ入力は、ＤＦＦ１０８，１０９，１１０の出力Ｑにそれぞれ接続される。論理回路１１５は、Ｑ０〜Ｑ７までの８つの入力データに従って、ｐｕｌｓｅ，ｄｅｌａｙ，ｌｅａｄの３つの出力を変化させる。Ｑ０〜Ｑ７をアドレス信号とするＲＯＭとして構成することもできる。
【００２５】
図３は、図２のパルス検出部１０で検出するパルス信号と動作クロックの位相関係、および図１の各信号の位相関係を示す。動作クロックを基準にして復調すべきパルス信号中のパルスの相対的な位相を考えると、波形１〜６に示す６種類しかあり得ない。ただしパルス幅は、基準パルス幅の±１／５以内に収まっていると仮定する。波形１および波形４は、パルス幅が動作クロックの２周期分である場合を示す。波形１では動作クロックの立上りエッジから立下りエッジまでの間にパルスが立上る。波形４では動作クロックの立下りエッジから立上りエッジまでの間にパルスが立上る。波形２および波形５は、パルス幅が動作クロックの周期の２倍よりも大きくなっている場合である。波形２では動作クロックの立上りエッジと立下りエッジとの間でパルスが立上り、波形５では動作クロックの立下りエッジと立上りエッジとの間で波形が立上る。波形３および波形６は、パルス幅が動作クロック周期の２倍よりも小さい場合である。波形３では動作クロックの立下りエッジと立上りエッジとの間でパルスが立上り、波形６では波形１〜波形５のパルスが立上った動作クロックの周期の次の周期の立上りエッジと立下りエッジとの間でパルスが立上る。
【００２６】
図２の論理回路１１５は、図３に示す波形１〜６に対応して、図３の時刻ｔ０でＤＦＦ１００〜１０７の出力Ｑ０〜Ｑ７を予想されるパターンと比較する。図３に示すような波形１〜６からは、時刻ｔ０直後に次の表１に示すようなパターンとなることが予想される。
【００２７】
【表１】
【００２８】
パルス検出部１０は、パルス検出と同時に再生クロックの位相がパルス信号に対して遅れているか進んでいるかも検出する。図３では、ＰＬＬがロックしている状態でのパルス信号に対する再生クロックおよび再生クロックタイミングの位相関係も示す。再生クロックタイミング信号は、再生クロック信号に同期して発生され、立下りエッジは一致し、立上りエッジは先行する。再生クロックは、パルス信号のサンプルを行うように発生する必要があるので、パルス信号中にパルスが存在するときに丁度１回立上るようなタイミングが常に保たれていなければならない。
【００２９】
図３の波形１〜６に対しては、波形１〜３に対して再生クロックの立上りは遅れ気味であり、波形４〜６に対しては進み気味であることが判る。したがって、表１のように、遅れを表す信号ｄｅａｌｙと進みを表す信号ｌｅａｄの論理を決定する。すなわち波形１〜３に該当するパターンであるときには、ｄｅａｌｙが１でｌｅａｄが０となり、波形４〜６に該当するときにはｄｅａｌｙが０でｌｅａｄが１となる。波形１〜６に該当しないパターンに対しては、３つの出力ｐｕｌｓｅ、ｄｅａｌｙおよびｌｅａｄはいずれも０となる。
【００３０】
図３のパルス検出信号は、その立上りエッジで再生クロックタイミング信号をサンプルすれば、サンプル結果が０となっている。パルス信号が波形１よりもさらに左側にくると、パルス検出信号が動作クロックの１周期分だけ左に移動するので、パルス検出信号の立上りエッジでの再生クロックタイミング信号のサンプル結果は１となる。逆にパルス信号が波形６よりも右にくるときには、パルス検出信号も動作クロックの１周期分右に移動するので、その立上りエッジでの再生クロックタイミング信号のサンプル結果は１になる。したがってパルス検出信号の立上りエッジでの再生クロックタイミング信号のサンプル結果に従って、ＰＬＬのロックが外れたかどうかを検査することができる。図１の位相比較部１１は、基本的に、クロックタイミング信号をデータ入力Ｄに与え、クロック入力にパルス検出信号を与えるＤＦＦで実現される。ＰＬＬのロックが外れるか外れないかの微妙な位置関係にあるときには、サンプル結果は０になったり１になったりする可能性がある。したがって、位相比較部１１としては、５回程度連続してサンプル結果が１になったときに初めてロックが外れたと判定し、ロック外れと判断して制御信号を導出するように構成することが望ましい。さらに後述する遅れ回復処理終了信号および進み回復処理終了信号と同等な制御信号をクロック再生部１２に与えることが望ましい。
【００３１】
パルス検出部１０は、パルス信号を動作クロックあるいはそれを分周した信号によって複数回サンプルした結果のパターンを基にパルスを検出するので、パルス信号に乗っているノイズの大部分は出力のパルス検出信号としては表れない。位相比較部１１では、パルス検出信号と再生クロックタイミング信号との位相比較を行うことによって位相のずれをチェックする。再生クロックタイミング信号としては、図３に示すような位相関係を有する信号をクロック再生部１２で発生させているけれども、再生クロックをそのまま用いることもできる。位相比較部１１は、位相比較の結果でクロック再生部１２に対し、位相遅れ制御や位相進み制御等のための制御信号を出力し、再生クロックを遅らせたり進ませたりする制御を行う。
【００３２】
従来のＰＬＬではノイズによる誤動作の恐れがあるために、パルス幅Ｔｏに対して充分に高い周波数の動作クロック（８×ｆｏ＝８／ｔｏ以上）を使用しているけれども、本実施形態ではパルス検出部１０によってパルス検出信号にはノイズが乗らないとみなすことができるので、ＰＬＬ回路の動作クロックの周波数を低くすることが可能となる。
【００３３】
図４は、本発明の実施の他の形態の概略的な構成を示す。本実施形態のパルス検出部１０は、ロック外れ検出部１３にパルス検出信号を与えるとともに、モード保持部１４に遅れ信号または進み信号を与える。復調すべきパルス信号中に含まれる各パルスに対して遅れまたは進みの判断がパルス検出部１０によって行われるけれども、復調すべきパルスがジッタ等を含む場合にはその個々の情報は信頼性に欠ける。しかしながら、遅れ信号がたとえば５回連続して検出される場合には、恐らくこの情報は正しいと考えることができる。モード保持部１４は、たとえば５回連続して遅れ信号が与えられるときには遅れモード、逆に５回連続して進み信号が与えられるときには進みモードにモードを切換える。それ以外の場合には、モードをそのまま保持する。したがってロック外れが生じると、その直後にはモード保持部１４はロック外れが起こる直前のモードを保持し続ける。
【００３４】
たとえばロック外れが起きた直後にモード保持部１４が「遅れモード」を保持していたとすると、再生クロックの位相がパルス信号に対して遅れ過ぎてしまったためにロック外れが発生したと判明する。この場合、クロック再生部１２は、再生クロックを進ませる遅れ回復処理を行う。逆にロック外れ直後にモード保持部１４が「進みモード」を保持していた場合には、再生クロックを遅らせる進み回復処理を行う。なおクロック再生部１２が遅れ回復処理や進み回復処理を行ったという情報がモード判定に役立つような場合には、クロック再生部１２からモード保持部１４に対して、遅れ回復処理終了信号または進み回復処理終了信号を送る。
【００３５】
パルス検出部１０とともにモード保持部１４を設けることによって、パルス信号に対するＰＬＬの動作クロックの位相が遅れているか進んでいるかを常に保持することができ、ＰＬＬの精度ｎをｎ＝２まで小さくすることができる。すなわち、ＰＬＬ回路動作クロックの周波数を２×ｆ０（Ｈｚ）まで低くしても、遅れまたは進みの判定が可能となる。
【００３６】
図５は、図４のロック外れ検出部１３の構成を示す。ＤＦＦ１２０のデータ入力Ｄには、クロック再生部１２からの再生クロックタイミング信号ＲｘＣｅｎが入力される。ＤＦＦ１２０の出力Ｑは、ＤＦＦ１２１のデータ入力Ｄに与えられる。ＤＦＦ１２０，１２１のクロック入力には、パルス検出部１０からのパルス検出信号が与えられ、その立上りエッジでデータ入力Ｄを取込む。ＤＦＦ１２０およびＤＦＦ１２１の出力Ｑがともに１のときに、ＡＮＤ回路１２５の出力であるロック外れ検出信号ＵＮＬＯＣＫが１となる。図４のロック外れ検出部１３は、ロック外れ検出信号をクロック再生部１２に与える。クロック再生部１２からは、遅れ回復処理終了信号ＩＮＣＲｘＣと進み回復処理終了信号ＤＥＣＲｘＣが与えられ、その論理はＯＲ回路１２６からＤＦＦ１２０，１２１のクリア入力ＣＬＲに与えられる。すなわち、図３に示すようにパルス検出信号の立上り時点で再生クロックタイミング信号が１となることが連続するときロック外れ検出信号も１となり、遅れ回復処理終了信号または進み回復処理信号が導出されれば、ロック外れ検出信号は０となる。前述のように、ロック外れの判断は５回程度連続してサンプルした結果が１になった時点で初めて判定する方が望ましいけれども、説明の便宜上ＤＦＦ１２０，１２１は２段にして示す。
【００３７】
図６は、図４のモード保持部１４の構成を示す。ＤＦＦ１３０，１３１，１３２は、遅れ信号ＤＥＬＡＹの立上りエッジで順次Ｑ＝１の出力を導出する。ＤＦＦ１３０，１３１，１３２のクリア入力ＣＬＲには、進み信号ＬＥＡＤまたは進み回復処理終了信号ＤＥＣＲｘＣまたは遅れ回復処理終了信号ＩＮＣＲｘＣのうちのいずれかが１になると出力Ｑを０にクリアするような入力が与えられる。ＤＦＦ１３３は、動作クロックＣＬＫ８Ｍの立下りエッジで３つのＤＦＦ１３０，１３１，１３２の出力Ｑがともに１のときデータ入力Ｄとして１を取込む。ＤＦＦ１３４，１３５，１３６は、同様にして、進み信号ＬＥＡＤが３回連続して検知される場合に、動作クロックＣＬＫ８Ｍの立下りエッジに同期してＤＦＦ１３７のデータ入力Ｄに１を与える。ＤＦＦ１３４，１３５，１３６のクリア入力ＣＬＲには、遅れ信号ＤＥＬＡＹまたは進み回復処理終了信号ＤＥＣＲｘＣまたは遅れ回復処理終了信号ＩＮＣＲｘＣのうちのいずれかが１になると出力をクリアするような入力が与えられる。ＤＦＦ１３８は、ＤＦＦ１３３の出力Ｑが１になるか進み回復処理終了信号が１になるとセットされ、ＤＦＦ１３７の出力Ｑが１になるか遅れ回復処理終了信号が１になればクリアされる。すなわちＤＦＦ１３８の出力Ｑからはモード信号ＤＥＬＡＹ ＭＯＤＥとして１であれば遅れモードを表し、０であれば進みモードを表す信号が導出される。
【００３８】
ＤＦＦ１３３，１３４のクロック入力には、動作クロックＣＬＫ８Ｍがインバータ回路１４０を介して与えられる。ＤＦＦ１３３のデータ入力Ｄには、ＤＦＦ１３０，１３１，１３２の出力Ｑが３入力のＡＮＤ回路１４１を介して与えられる。ＤＦＦ１３７のデータ入力Ｄには、ＤＦＦ１３４，１３５，１３６の出力Ｑが３入力ＡＮＤ回路１４２を介して与えられる。ＤＦＦ１３８のプリセット入力ＰＲには、ＤＦＦ１３３の出力Ｑおよび進み回復処理終了信号が２入力ＯＲ回路１４３を介して与えられる。ＤＦＦ１３８のクリア入力ＣＬＲには、ＤＦＦ１３７の出力Ｑおよび遅れ回復処理終了信号が２入力ＯＲ回路１４４を介して与えられる。
【００３９】
図６に示すモード保持部１４は、パルス検出部１０から３回連続して遅れ信号ＤＥＬＡＹを検知した場合にモード信号ＤＥＬＡＹ ＭＯＤＥを「遅れモード」である１として保持し、逆に３回連続して進み信号ＬＥＡＤを検知した場合にはモード信号ＤＥＬＡＹ ＭＯＤＥが０である「進みモード」として保持する。
【００４０】
図７の（１）から（２）は、図６で「遅れモード」のときにロック外れが検出される場合について、遅れ回復処理のタイミングチャートの例を示す。なお、状態遷移は、図１０で後述する。このような状態は、図３でパルス信号が波形１〜３よりもさらに左側にずれることによって発生する。すなわち、時刻ｔ１，ｔ３，ｔ５からのパルス信号に対して、時刻ｔ２，ｔ４，ｔ６からパルス検出信号が生成される。時刻ｔ６で再生クロックタイミングがハイレベルとなり、時刻ｔ７からのパルス信号のパルス検出時刻ｔ８でも再生クロックタイミングがハイレベルとなるので、ロック外れが検出される。この場合にクロック発生部１２は、時刻ｔ９で再生クロックの位相を１８０°進ませる遅れ回復処理を行う。遅れ回復処理で進める位相の量が１８０°と大きいため、時刻ｔ１０からのパルス信号に対する時刻ｔ１１からのパルス検出信号で示すように、この処理を行った直後のモードは常に進みモードになる。これはタイミングチャートからも確認することができる。そこでクロック再生部１２は、遅れ回復処理を行った直後にモード保持部１４に対して遅れ処理終了信号ＩＮＣＲｘＣを出力し、この信号を受けたモード保持部１４は、ＤＦＦ１３０〜１３６をクリアし、ＤＦＦ１３８をクリアしてモード信号「進みモード」を示す０となるように書換える。
【００４１】
図８の（１）から（２）は、「進みモード」のときにロック外れが検出される場合について、進み回復処理のタイミングチャートの例を示す。このような場合は、図３のパルス信号が波形４〜６よりもさらに右側にずれることによって生じる。すなわち、時刻ｔ２１，ｔ２３，ｔ２５からのパルス信号に対して、時刻ｔ２２，ｔ２４，ｔ２６からパルス検出信号が生成される。時刻ｔ２６で再生クロックタイミングがハイレベルとなり、時刻ｔ２７からのパルス信号のパルス検出時刻ｔ２８でも再生クロックタイミングがハイレベルとなるので、ロック外れが検出される。この場合には、クロック再生部１２は時刻ｔ３０で再生クロックの位相を１８０°遅らせる進み回復処理を行う。進み回復処理を行った直後のモードは常に遅れモードになるので、時刻ｔ２９からのパルス信号に対する時刻ｔ３１からのパルス検出信号で示すように、クロック再生部１２はモード保持部１４に対して進み回復処理終了信号を出力する。この信号を受けたモード処理部１４では、内部のＤＦＦ１３０〜１３６をクリアし、ＤＦＦ１３８の出力Ｑからのモード信号「遅れモード」を示す位置に書換える。
【００４２】
図９は、図４のクロック再生部１２の構成を示す。図１の実施形態のクロック再生部１２も基本的に同様の構成とすることができる。クロック再生部１２は、ステートマシンであり、動作クロックの立下りエッジに同期して状態遷移を行う。動作クロックの立上りエッジでデータ入力Ｄを取込むＤＦＦ１５０は、出力Ｑから再生クロックタイミング信号ＲｘＣｅｎを導出する。進み回復処理終了信号ＤＥＣＲｘＣおよび再生クロックタイミング信号はインバータ回路１６０，１６１を介してＡＮＤ回路１６２に入力され、その論理積を表す出力と遅れ回復処理終了信号ＩＮＣＲｘＣがＯＲ回路１６３に入力される。ＯＲ回路１６３の出力がＤＦＦ１５０のＤ入力に与えられる。再生クロックＲｘＣを発生するＡＮＤ回路１６４には、インバータ回路１６５を介して動作クロックが入力として与えられ、再生クロックタイミング信号も入力として与えられ、論理積が出力される。
【００４３】
図１０は、ステートマシンとしてのクロック再生部１２に対応する状態遷移図を示す。遅れ過ぎのときにロック外れが検出される場合には、遅れ回復処理終了信号ＩＮＣＲｘＣが１クロック時間だけ１になり、その結果、再生クロックが１クロック時間分だけ進められる。また逆に、進み過ぎのときにロック外れが検出された場合には、進み回復処理終了信号ＤＥＣＲｘＣが１クロック時間だけ１になり、その結果、再生クロックが１クロック時間分だけ遅らされる。図１０のステートマシンでは、ＰＬＬ回路の動作クロックをインバータ回路１６５で反転した動作クロックに基づいて状態遷移を行う。
【００４４】
以上説明した各実施形態のパルス信号としては、ＰＰＭ変調されたパルス信号を効率的に検出することができる。ＰＰＭ信号は、ビットレートを高めると、必要な動作クロックの周波数を高くしなければならないので、本実施形態を適用して動作クロックの周波数を低くすることができれば、光通信などでの通信速度の向上を図ることができる。しかしながら、本発明の考え方は、ＰＰＭ変調されたパルス信号の復調以外にも広く適用することができる。たとえば、磁気ディスクからＭＦＭ方式で記録されたデータを読取るためのＶＦＯなどにも用いることができる。
【００４５】
【発明の効果】
以上のように本発明によれば、パルス信号中からのパルスの検出をノイズによる影響を少なくして行うことができるので、特に高精度の位相合わせを必要としないＰＰＭ復調方式においては、精度ｎを小さくし、すなわち動作クロック信号の周波数を低くすることができる。動作クロック信号の周波数が低くなるので、ＰＬＬ復調回路などの消費電力が小さくなり、また搭載する機器のマスタクロックなどから動作クロックを容易に作成することが可能になる。
また本発明によれば、位相比較を適切なタイミングで行うことができる。
【００４６】
また本発明によれば、復調すべきパルス信号から動作クロック信号との関係で予想されるパターンに従って検出したパルスと再生クロック信号のタイミングとの比較結果が、予め定める回数連続して一致するときに再生クロック信号を発生する位相制御を行うので、動作クロック信号の周波数が低くなってもノイズの影響を受けにくくすることができる。高精度の位相合わせを必要としない場合は、精度ｎ＝２まで小さくすることができる。すなわち、パルス信号中に存在するパルスのパルス幅の１／２の時間を周期とする動作クロック信号を用いれば、適切な再生クロック信号の位相制御を行うことができる。
【００４７】
また本発明によれば、動作クロック信号のデューティ比が５０％であるので、復調すべきパルス信号のサンプルを立上りエッジおよび立下りエッジで行い、パルス検出手段の構成を簡略化することができる。
【００４８】
また本発明によれば、ＰＰＭ変調されているパルス信号を復調するために必要な動作クロック信号の周波数を低くし、消費電力の低減とノイズによる誤動作の低減とを図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の概略的な構成を示すブロック図である。
【図２】図１のパルス検出部１０の論理的構成を示すブロック図である。
【図３】図２のパルス検出部１０の動作を示すタイムチャートである。
【図４】本発明の実施の他の形態の概略的な構成を示すブロック図である。
【図５】図４のロック外れ検出部１３の論理的構成を示すブロック図である。
【図６】図４のモード保持部１４の論理的構成を示すブロック図である。
【図７】図４の実施形態で遅れモードでロック外れが検出された場合の遅れ回復処理を示すタイムチャートである。
【図８】図４の実施形態で進みモードでロック外れが検出された場合の進み回復処理を示すタイムチャートである。
【図９】図４の実施形態のクロック再生部１２の論理的構成を示すブロック図である。
【図１０】図９のクロック再生部１２の状態遷移図である。
【図１１】ＰＰＭ変調信号の波形図である。
【図１２】従来のＰＰＭ信号の復調装置の構成を示すブロック図である。
【図１３】図１２のＰＰＭ復調装置のタイミングチャートである。
【符号の説明】
９ 動作クロック発生部
１０ パルス検出部
１１ 位相比較部
１２ クロック再生部
１３ ロック外れ検出部
１４ モード保持部
１００〜１１３，１２０，１２１，１３０〜１３８，１５０ ＤＦＦ
１１５ 論理回路
【発明の属する技術分野】
本発明は、ＰＰＭ変調された信号など、パルス幅には一定のパルスを有するパルス信号を復調するＰＬＬ（フェーズロックトループ）装置に関する。
【０００２】
【従来の技術】
従来からパルス位相変調（ｐｕｌｓｅ ｐｈａｓｅ ｍｏｄｕｌａｔｉｏｎ）やパルス位置変調（ｐｕｌｓｅ ｐｏｓｉｔｉｏｎ ｍｏｄｕｌａｔｉｏｎ）などと呼ばれるＰＰＭが、赤外線などを利用する光通信分野で広く用いられている。ＰＰＭは、パルスの位置によって情報を伝送する方式であり、通常は便宜上４−ＰＰＭや、１６−ＰＰＭなどが好んで用いられる。
【０００３】
図１１は、ＰＰＭについての基本的な考え方を示す。図１１（１）は４−ＰＰＭについての変調波形を示し、図１１（２）は１６−ＰＰＭについての変調波形を示す。ここでは、図１１（１）に示す４−ＰＰＭ変調方式を例にとって詳しく説明する。４−ＰＰＭ変調方式では、１ｂｉｔ毎に情報を伝送するのではなく、２ｂｉｔ毎に情報を伝送する。２ｂｉｔ情報として考え得る組合せには、「００」、「０１」、「１０」、および「１１」の４種類がある。この４種類では、パルスの存在する位相または位置が異なる。パルスは、４種類のパルススロットと呼ばれる位置のいずれかに存在する。図１１（２）に示す１６−ＰＰＭでは、パルススロットの数は１６個存在することになる。
【０００４】
図１２は、ＰＰＭ変調波形を復調するための構成を示す。ＰＰＭ復調装置は、ＰＬＬ部１と、ＰＰＭ復調部２とから成る。ＰＬＬ部１は、復調に必要なタイミングを受信されるＰＰＭ信号から取出し、ＰＰＭ復調部２に再生クロックとして与える。
【０００５】
ＰＰＭ復調部２では、各パルススロット間の電圧を積分して比較し、最大の値を示すパルススロットにパルスが存在したとみなして積分を行う方法である積分放電フィルタ法、あるいは積分を行うかわりに単に各パルススロットの中のある一点でサンプリングを行い、最大の値を示すパルススロットを検出する最大電圧検出法などが一般的に行われている。しかしながら、これらの方法を用いて復調を行う場合には、パルススロットに対して比較的精度の高い再生クロックが必要となる。ＰＬＬ部１は、ＰＰＭ復調部２で再生に必要な再生クロックを発生する。ＰＬＬ部１としては、アナログ回路のみで実現する方式、デジタル回路のみで実現する方式、アナログ回路およびデジタル回路を混在させて実現する方式などが考えられているけれども、デジタル回路のみで実現する方式が最も容易に実現可能である。ＰＬＬ部１をデジタル回路のみで実現する場合は、位相比較部３およびカウンタ部４を有する。デジタル方式のＰＬＬ回路の先行技術は、たとえば実開昭６２−１０９５２８などに開示されている。
【０００６】
図１３は、図１２のＰＬＬ部１をデジタル回路で実現する場合の動作原理を示す。ＰＬＬ動作クロックは、ＰＰＭ復調装置の外部から与えられる。図１３（１）は、受信されるＰＰＭ信号とカウンタ部４のカウンタ値の変化の位相が合っている状態を示す。ＰＰＭ信号の立上りエッジでカウンタ部４のカウンタ値をサンプルすると、カウンタ値が丁度０になっており、この状態をＰＰＭ信号とカウンタ値は「位相が合っている」と呼ぶことにする。図１２の位相比較部３は、ＰＰＭ信号とカウンタ値との位相が合っているかあっていないかの検査を行う。
【０００７】
位相比較部３は、２つの位相が合っている場合には何の制御も行わないけれども、位相が合っていない場合にはその位相を合わせ込むような補正信号をカウンタ部４に対して与える。図１３（２）は、ＰＰＭ信号に対してカウンタ値が遅れている場合、図１３（３）は進んでいる場合にどのようにカウンタ部４の補正が行われるかを示す。すなわち、この例では、カウンタ部４は位相比較部３からの補正信号が与えられない限りカウントアップを続ける。ＰＰＭ信号に対してカウンタ値の方が遅れてきた場合には１回だけ２つ分カウントアップし、逆にカウンタ部４の方が進んできた場合には１回だけカウントアップを止める。このような制御を行うことによって、カウンタの位相は常にＰＰＭ信号に合わせ込まれるようになる。
【０００８】
一方、再生クロックはカウンタ部４の出力から生成される。図１３では、カウンタ値の最上位ビットが再生クロックとなっている。このため、カウンタ値が３から４に変わるときに再生クロックが立上り、７から０に変わるときに再生クロックが立下る。ＰＰＭ信号とカウンタ値との位相が常に合うように制御されるので、図１３に示す例ではＰＰＭ信号のパルスの丁度中間付近で再生クロックが立上るような位相関係が得られている。
【０００９】
【発明が解決しようとする課題】
図１２に示すような従来のＰＰＭ復調装置では、ＰＬＬ部１をデジタル回路で実現する場合に、図１３に示すように入力されるＰＰＭ信号に比較して高い周波数のＰＬＬ動作クロックを必要としている。まずＰＰＭ変調に用いられるパルスのパルス幅をＴｏ（ｓ）とするとき、その時間を１周期とするようなクロック信号の周波数は１／Ｔｏ（Ｈｚ）となる。この周波数をｆｏ（Ｈｚ）とすると、ＰＬＬ部にはｎ×ｆｏ（Ｈｚ）の周波数のＰＬＬ動作クロックを必要とすることが判る。ただしｎは、カウンタ部４が１パルススロット時間あたりにカウントアップする回数を示す。図１３に示す例では、ｎ＝８である。このｎを、今後単に「ＰＬＬの精度」と呼ぶこととする。また「精度ｎのＰＬＬ」と言うのは、「ＰＰＭ変調に用いるパルスのパルス幅時間の１／ｎの時間を、１周期として持つようなクロックを動作クロックとするＰＬＬ回路」と定義することもできる。
【００１０】
ＰＬＬの精度であるｎを大きくすればするほど「きめの細やかな」位相合わせが可能となる。特にＰＰＭ復調部２で前述の積分放電フィルタ法や最大電圧検出法などを用いる場合には、少しの位相のずれでも性能に大きく関わってくる可能性もあるため、ＰＬＬの精度ｎを大きくしてきめ細やかな位相合わせが必要となる。
【００１１】
また、精度ｎの値を大きくすればするほどノイズに対する性能も良くなるという利点もある。図１２に示すようなＰＰＭ信号は、通信の過程で様々なノイズが混入する可能性がある。カウンタ値が０以外の値を示しているときにノイズが入力されると、位相比較部３がノイズに基づいてカウンタ部４を補正してしまい、再生クロックの位相がずれてしまう。この誤った補正による位相のずれは、次のＰＰＭ信号のパルスが受信されるときに修正されることになるけれども、次のＰＰＭパルスを受信するまでの間にさらにノイズが入力されるような場合には、位相のずれがどんどん広がってしまう可能性がある。１つのノイズパルスを受けたときに誤って補正される位相の量は２π／ｎとなるので、精度ｎの大きい方がノイズに対して位相のずれの影響を受けにくいことが判る。
【００１２】
ＰＰＭ復調方式としては、前述の積分放電フィルタ法や最大電圧検出法のように、サンプル自体に高精度の位置合わせが必要とされる方式と、それほど高精度の位置合わせを必要としない方式とが存在する。高精度の位置合わせを必要としない方式には、デジタルレベルに変換されたＰＰＭ信号を再生クロックによってサンプルし、サンプル結果が１であったパルススロットに信号が存在したとみなす方式がある。しかしながら、このような方式であっても、耐ノイズ性能の向上のためにはＰＬＬの精度ｎの値を大きくとる必要がある。
【００１３】
従来のＰＰＭ復調装置においては、以上のような理由から精度ｎの値を大きくし、たとえば８以上に取っている。しかしながら、ｎの値が大きければ大きいほど回路の消費電力も大きくなってしまう。一般に電子回路は、高速度で動作を繰返すと、状態変化に伴う消費電力の増加を招くからである。特に、Ｃ−ＭＯＳで回路を構成するような場合には、スタチックな動作ではほとんど消費電力がないのに比較し、動作周波数が高くなるほど消費電力が急増する。
【００１４】
たとえば１６−ＰＰＭで２Ｍｂｐｓの通信を行う場合を想定する。パルス幅は１２５ｎｓとなり、パルス幅を１周期とするような周波数の値はｆｏ＝８ＭＨｚとなる。したがって精度ｎ≧８とすれば、ＰＬＬの動作クロックは６４ＭＨｚ以上となる。このようなＰＰＭ復調装置を何らかの機器に搭載し、マスタクロックに基づいて動作クロックを得る場合を想定すると、その機器のマスタクロックは６４ＭＨｚ以上必要である。しかしながら、現在は、マスタクロックが６４ＭＨｚよりも低い可能性の方が大きく、そのような低いマスタクロックの機器にはＰＬＬの動作クロックが６４ＭＨｚ以上のＰＰＭ復調装置を搭載することは困難である。すなわち、従来のデジタル方式のＰＰＭ復調装置では、ＰＬＬの精度ｎの値を復調方式からの要求、および耐ノイズ性能からの要求によって大きく取る必要があるので、消費電力が大きくなってしまうばかりではなく、ＰＰＭ復調装置を搭載する機器内ではＰＬＬの動作クロックが得られない可能性も高くなるという問題点がある。
【００１５】
実開昭６２−１０９５２８の先行技術では、従来と同じ周波数変動に収まる再生クロックを得るために必要な動作クロックの周波数を１／２に落とすことができる考え方を開示している。しかしながら、従来ｎ＝８のところをｎ＝４にすることができるに過ぎない。
【００１６】
本発明の目的は、ＰＬＬの精度ｎの値を大きくしないでも復調すべきパルスと位相が合う再生用クロック信号を容易に得ることができるパルス信号復調用ＰＬＬ装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明は、パルス幅が一定範囲内のパルス信号を復調するための基準となるパルス幅で周期的に発生され、予め定める波形変化時点でパルスの有無を検出するための再生クロック信号の位相を制御するパルス信号復調用ＰＬＬ装置において、
予め定める複数の周期が前記基準となるパルス幅に対応するような周期を有する動作クロック信号を発生する動作クロック発生手段と、
動作クロック発生手段からの動作クロック信号に基づいて復調すべきパルス信号をサンプルする結果に対し、パルス信号のパルス幅の変動が基準パルス幅に対して所定の比率以内に収っていると仮定し、動作クロック信号を基準にして復調すべきパルス信号中の相対的な位相を考える時、パルス信号のサンプル結果が取り得る全てのパターンをdelay とleadとに分類して予め記憶しておき、実際のサンプル結果と前記全てのパターンを比較し、一致するパターンが有ればパルス有を検出し、一致するパターンが無ければパルス無を検出するパルス検出手段と、
前記再生クロック信号を発生する再生クロック発生手段と、
パルス検出手段の検出結果に従って、前記一致するパターンがdelay に属するパターンのときには再生クロック信号の位相を進め、leadに属するパターンのときには再生クロック信号の位相を遅らせるように、再生クロック発生手段を位相制御する位相比較手段とを含むことを特徴とするパルス信号復調用ＰＬＬ装置である。
本発明に従えば、パルス検出手段は、動作クロックに基づいて復調すべきパルス信号をサンプルし、サンプル結果と予想されるパターンとの比較によって信頼性の高いパルス検出を行うことができる。パルス信号のパルス幅の変動が基準となるパルス幅に対して所定の比率以内に収まっていると仮定するので、複数回以上サンプルするときにdelay またはleadに分類される特定のパターンを有することが予想される。したがって予想されるパターンに該当しないときには、復調すべきパルス信号中にはパルスが無いと判断され、パターンに該当するものが存在するときにパルスが有ると判断される。位相比較手段は、パルス検出手段によってパルスが有ると判断されたときに、パターンがdelay に属すればＰＬＬの位相を進め、パターンがleadに属するときに再生クロック信号の位相を遅らせるように再生クロック発生手段を位相制御するので、ノイズによる誤動作を避けることができ、動作クロックの周波数を低くしても再生クロック信号回路を正常に動作させることが可能となる。
また本発明で、前記再生クロック発生手段は、前記再生信号に同期して予め定める波形変化時点より同一周期内で先行して波形変化が生じるタイミング信号を発生し、
前記位相比較手段は、タイミング信号の波形変化時点での前記パルス検出手段によるパルス有無の検出結果に基づいて、再生クロック発生手段を位相制御することを特徴とする。
本発明に従えば、タイミング信号の波形変化時点は、再生クロック信号によってパルスの有無を検出するタイミングに先行するので、再生クロック発生手段に対する位相制御を有効に行うことができる。
【００１８】
また本発明で、前記パルス検出手段は、前記パルス有を検出すると、パルス検出信号を出力し、
前記位相比較手段は、
パルス検出信号の位相と前記タイミング信号の位相とを比較する比較手段と、
比較手段による比較結果を、予め定める回数分保持可能で、予め定める回数だけ同一の比較結果が続くとき、再生クロック発生手段を位相制御する保持手段とを備えることを特徴とする。
本発明に従えば、位相比較手段は予め定める回数だけ同一の比較結果が続くときに再生クロック発生手段を位相制御するのでノイズなどによる誤動作の影響をさらに低減し、動作クロックの周期をパルスの１／２まで低くすることも可能となる。
【００１９】
また本発明で、前記動作クロック発生手段は、デューテイ比５０％の矩形波として動作クロック信号を発生し、
前記パルス検出手段は、動作クロック信号の立上りエッジおよび立下りエッジ毎にパルス信号のサンプルを行うことを特徴とする。
本発明に従えば、動作クロックがデューテイ比５０％の矩形波であるので、その立上りエッジと立下りエッジとでパルス信号をサンプルすれば、動作クロックの周期の１／２の周期でサンプルを行うことができる。
【００２０】
また本発明で、前記パルス信号は、ＰＰＭ変調されていることを特徴とする。本発明に従えば、複数のパルススロットに対して１つだけパルスが存在するＰＰＭ変調されるパルス信号を復調する際に、パルスと同期した再生クロックを容易に発生させることができる。
【００２２】
【発明の実施の形態】
図１は、本発明の実施の一形態の概略的な電気的構成を示す。動作クロック発生部９は、パルス信号復調用ＰＬＬ装置を搭載する機器のマスタクロックなどに基づいて、復調すべきパルス信号のパルス幅が精度ｎ倍の周期となるように、動作クロック信号を発生する。パルス検出部１０は、動作クロック発生部９から供給される動作クロックまたはそれを分周したクロックによってパルス信号をサンプルする。複数回のサンプルを連続的に行うと、動作クロック信号の周期に対してパルス幅が一定の範囲内であれば、サンプル結果は予想されるパターンのうちのいずれかと一致する。パターンが一致するパルスが検出されると、パルス検出部１０はそのパルスをパルス検出信号として位相比較部１１に与える。位相比較部１１では、クロック再生部１２で発生される再生クロックと同期する再生クロックタイミング信号とパルス検出信号との位相比較を行う。位相比較部１１は、位相比較の結果に従ってクロック再生部１２を位相制御する。
【００２３】
図２は、図１のパルス検出部１０の具体的な構成例を示す。復調すべきパルス信号ＲｘＤは、動作クロックＣＬＫ８Ｍに従ってサンプルされる。サンプルは、Ｄフリップフロップ（以下、「ＤＦＦ」と略称する）１００〜１０７を用いる。ＤＦＦ１０８〜１１３は、ＤＦＦ１００〜１０７の出力Ｑ０〜Ｑ７に基づいて論理回路１１５がパターンの比較を行った結果から、パルス検出信号ＰＵＬＳＥ、遅れ信号ＤＥＬＡＹおよび進み信号ＬＥＡＤを発生させるために用いられる。パルス信号をサンプルするＤＦＦ１００〜１０７のうち、ＤＦＦ１０１，１０３，１０５，１０７は、動作クロックＣＬＫ８Ｍの立上りエッジでデータ入力Ｄを取り込む。ＤＦＦ１００，１０２，１０４，１０６は、インバータ１１９を介して与えられる動作クロックＣＬＫ８Ｍの立上りエッジ、すなわち元の動作クロックＣＬＫ８Ｍの立下りエッジでデータ入力Ｄを取込む。ＤＦＦ１０８，１０９，１１０は、動作クロックＣＬＫ８Ｍの立上りエッジでデータ入力を取込み、ＤＦＦ１１１，１１２，１１３は動作クロックＣＬＫ８Ｍの立下りエッジでデータ入力Ｄを取込む。
【００２４】
復調すべきパルス信号は、ＤＦＦ１００，１０１のデータ入力Ｄに与えられる。論理回路１１５の出力ｐｕｌｓｅ、ｄｅｌａｙおよびｌｅａｄは、ＤＦＦ１０８，１０９，１１０のデータ入力Ｄにそれぞれ与えられる。ＤＦＦ１０３，１０５，１０７のデータ入力Ｄは、ＤＦＦ１０１，１０３，１０５の出力Ｑにそれぞれ接続される。ＤＦＦ１０２，１０４，１０６のデータ入力Ｄは、ＤＦＦ１００，１０２，１０４の出力Ｑにそれぞれ接続される。ＤＦＦ１１１，１１２，１１３のＤ入力は、ＤＦＦ１０８，１０９，１１０の出力Ｑにそれぞれ接続される。論理回路１１５は、Ｑ０〜Ｑ７までの８つの入力データに従って、ｐｕｌｓｅ，ｄｅｌａｙ，ｌｅａｄの３つの出力を変化させる。Ｑ０〜Ｑ７をアドレス信号とするＲＯＭとして構成することもできる。
【００２５】
図３は、図２のパルス検出部１０で検出するパルス信号と動作クロックの位相関係、および図１の各信号の位相関係を示す。動作クロックを基準にして復調すべきパルス信号中のパルスの相対的な位相を考えると、波形１〜６に示す６種類しかあり得ない。ただしパルス幅は、基準パルス幅の±１／５以内に収まっていると仮定する。波形１および波形４は、パルス幅が動作クロックの２周期分である場合を示す。波形１では動作クロックの立上りエッジから立下りエッジまでの間にパルスが立上る。波形４では動作クロックの立下りエッジから立上りエッジまでの間にパルスが立上る。波形２および波形５は、パルス幅が動作クロックの周期の２倍よりも大きくなっている場合である。波形２では動作クロックの立上りエッジと立下りエッジとの間でパルスが立上り、波形５では動作クロックの立下りエッジと立上りエッジとの間で波形が立上る。波形３および波形６は、パルス幅が動作クロック周期の２倍よりも小さい場合である。波形３では動作クロックの立下りエッジと立上りエッジとの間でパルスが立上り、波形６では波形１〜波形５のパルスが立上った動作クロックの周期の次の周期の立上りエッジと立下りエッジとの間でパルスが立上る。
【００２６】
図２の論理回路１１５は、図３に示す波形１〜６に対応して、図３の時刻ｔ０でＤＦＦ１００〜１０７の出力Ｑ０〜Ｑ７を予想されるパターンと比較する。図３に示すような波形１〜６からは、時刻ｔ０直後に次の表１に示すようなパターンとなることが予想される。
【００２７】
【表１】
パルス検出部１０は、パルス検出と同時に再生クロックの位相がパルス信号に対して遅れているか進んでいるかも検出する。図３では、ＰＬＬがロックしている状態でのパルス信号に対する再生クロックおよび再生クロックタイミングの位相関係も示す。再生クロックタイミング信号は、再生クロック信号に同期して発生され、立下りエッジは一致し、立上りエッジは先行する。再生クロックは、パルス信号のサンプルを行うように発生する必要があるので、パルス信号中にパルスが存在するときに丁度１回立上るようなタイミングが常に保たれていなければならない。
【００２９】
図３の波形１〜６に対しては、波形１〜３に対して再生クロックの立上りは遅れ気味であり、波形４〜６に対しては進み気味であることが判る。したがって、表１のように、遅れを表す信号ｄｅａｌｙと進みを表す信号ｌｅａｄの論理を決定する。すなわち波形１〜３に該当するパターンであるときには、ｄｅａｌｙが１でｌｅａｄが０となり、波形４〜６に該当するときにはｄｅａｌｙが０でｌｅａｄが１となる。波形１〜６に該当しないパターンに対しては、３つの出力ｐｕｌｓｅ、ｄｅａｌｙおよびｌｅａｄはいずれも０となる。
【００３０】
図３のパルス検出信号は、その立上りエッジで再生クロックタイミング信号をサンプルすれば、サンプル結果が０となっている。パルス信号が波形１よりもさらに左側にくると、パルス検出信号が動作クロックの１周期分だけ左に移動するので、パルス検出信号の立上りエッジでの再生クロックタイミング信号のサンプル結果は１となる。逆にパルス信号が波形６よりも右にくるときには、パルス検出信号も動作クロックの１周期分右に移動するので、その立上りエッジでの再生クロックタイミング信号のサンプル結果は１になる。したがってパルス検出信号の立上りエッジでの再生クロックタイミング信号のサンプル結果に従って、ＰＬＬのロックが外れたかどうかを検査することができる。図１の位相比較部１１は、基本的に、クロックタイミング信号をデータ入力Ｄに与え、クロック入力にパルス検出信号を与えるＤＦＦで実現される。ＰＬＬのロックが外れるか外れないかの微妙な位置関係にあるときには、サンプル結果は０になったり１になったりする可能性がある。したがって、位相比較部１１としては、５回程度連続してサンプル結果が１になったときに初めてロックが外れたと判定し、ロック外れと判断して制御信号を導出するように構成することが望ましい。さらに後述する遅れ回復処理終了信号および進み回復処理終了信号と同等な制御信号をクロック再生部１２に与えることが望ましい。
【００３１】
パルス検出部１０は、パルス信号を動作クロックあるいはそれを分周した信号によって複数回サンプルした結果のパターンを基にパルスを検出するので、パルス信号に乗っているノイズの大部分は出力のパルス検出信号としては表れない。位相比較部１１では、パルス検出信号と再生クロックタイミング信号との位相比較を行うことによって位相のずれをチェックする。再生クロックタイミング信号としては、図３に示すような位相関係を有する信号をクロック再生部１２で発生させているけれども、再生クロックをそのまま用いることもできる。位相比較部１１は、位相比較の結果でクロック再生部１２に対し、位相遅れ制御や位相進み制御等のための制御信号を出力し、再生クロックを遅らせたり進ませたりする制御を行う。
【００３２】
従来のＰＬＬではノイズによる誤動作の恐れがあるために、パルス幅Ｔｏに対して充分に高い周波数の動作クロック（８×ｆｏ＝８／ｔｏ以上）を使用しているけれども、本実施形態ではパルス検出部１０によってパルス検出信号にはノイズが乗らないとみなすことができるので、ＰＬＬ回路の動作クロックの周波数を低くすることが可能となる。
【００３３】
図４は、本発明の実施の他の形態の概略的な構成を示す。本実施形態のパルス検出部１０は、ロック外れ検出部１３にパルス検出信号を与えるとともに、モード保持部１４に遅れ信号または進み信号を与える。復調すべきパルス信号中に含まれる各パルスに対して遅れまたは進みの判断がパルス検出部１０によって行われるけれども、復調すべきパルスがジッタ等を含む場合にはその個々の情報は信頼性に欠ける。しかしながら、遅れ信号がたとえば５回連続して検出される場合には、恐らくこの情報は正しいと考えることができる。モード保持部１４は、たとえば５回連続して遅れ信号が与えられるときには遅れモード、逆に５回連続して進み信号が与えられるときには進みモードにモードを切換える。それ以外の場合には、モードをそのまま保持する。したがってロック外れが生じると、その直後にはモード保持部１４はロック外れが起こる直前のモードを保持し続ける。
【００３４】
たとえばロック外れが起きた直後にモード保持部１４が「遅れモード」を保持していたとすると、再生クロックの位相がパルス信号に対して遅れ過ぎてしまったためにロック外れが発生したと判明する。この場合、クロック再生部１２は、再生クロックを進ませる遅れ回復処理を行う。逆にロック外れ直後にモード保持部１４が「進みモード」を保持していた場合には、再生クロックを遅らせる進み回復処理を行う。なおクロック再生部１２が遅れ回復処理や進み回復処理を行ったという情報がモード判定に役立つような場合には、クロック再生部１２からモード保持部１４に対して、遅れ回復処理終了信号または進み回復処理終了信号を送る。
【００３５】
パルス検出部１０とともにモード保持部１４を設けることによって、パルス信号に対するＰＬＬの動作クロックの位相が遅れているか進んでいるかを常に保持することができ、ＰＬＬの精度ｎをｎ＝２まで小さくすることができる。すなわち、ＰＬＬ回路動作クロックの周波数を２×ｆ０（Ｈｚ）まで低くしても、遅れまたは進みの判定が可能となる。
【００３６】
図５は、図４のロック外れ検出部１３の構成を示す。ＤＦＦ１２０のデータ入力Ｄには、クロック再生部１２からの再生クロックタイミング信号ＲｘＣｅｎが入力される。ＤＦＦ１２０の出力Ｑは、ＤＦＦ１２１のデータ入力Ｄに与えられる。ＤＦＦ１２０，１２１のクロック入力には、パルス検出部１０からのパルス検出信号が与えられ、その立上りエッジでデータ入力Ｄを取込む。ＤＦＦ１２０およびＤＦＦ１２１の出力Ｑがともに１のときに、ＡＮＤ回路１２５の出力であるロック外れ検出信号ＵＮＬＯＣＫが１となる。図４のロック外れ検出部１３は、ロック外れ検出信号をクロック再生部１２に与える。クロック再生部１２からは、遅れ回復処理終了信号ＩＮＣＲｘＣと進み回復処理終了信号ＤＥＣＲｘＣが与えられ、その論理はＯＲ回路１２６からＤＦＦ１２０，１２１のクリア入力ＣＬＲに与えられる。すなわち、図３に示すようにパルス検出信号の立上り時点で再生クロックタイミング信号が１となることが連続するときロック外れ検出信号も１となり、遅れ回復処理終了信号または進み回復処理信号が導出されれば、ロック外れ検出信号は０となる。前述のように、ロック外れの判断は５回程度連続してサンプルした結果が１になった時点で初めて判定する方が望ましいけれども、説明の便宜上ＤＦＦ１２０，１２１は２段にして示す。
【００３７】
図６は、図４のモード保持部１４の構成を示す。ＤＦＦ１３０，１３１，１３２は、遅れ信号ＤＥＬＡＹの立上りエッジで順次Ｑ＝１の出力を導出する。ＤＦＦ１３０，１３１，１３２のクリア入力ＣＬＲには、進み信号ＬＥＡＤまたは進み回復処理終了信号ＤＥＣＲｘＣまたは遅れ回復処理終了信号ＩＮＣＲｘＣのうちのいずれかが１になると出力Ｑを０にクリアするような入力が与えられる。ＤＦＦ１３３は、動作クロックＣＬＫ８Ｍの立下りエッジで３つのＤＦＦ１３０，１３１，１３２の出力Ｑがともに１のときデータ入力Ｄとして１を取込む。ＤＦＦ１３４，１３５，１３６は、同様にして、進み信号ＬＥＡＤが３回連続して検知される場合に、動作クロックＣＬＫ８Ｍの立下りエッジに同期してＤＦＦ１３７のデータ入力Ｄに１を与える。ＤＦＦ１３４，１３５，１３６のクリア入力ＣＬＲには、遅れ信号ＤＥＬＡＹまたは進み回復処理終了信号ＤＥＣＲｘＣまたは遅れ回復処理終了信号ＩＮＣＲｘＣのうちのいずれかが１になると出力をクリアするような入力が与えられる。ＤＦＦ１３８は、ＤＦＦ１３３の出力Ｑが１になるか進み回復処理終了信号が１になるとセットされ、ＤＦＦ１３７の出力Ｑが１になるか遅れ回復処理終了信号が１になればクリアされる。すなわちＤＦＦ１３８の出力Ｑからはモード信号ＤＥＬＡＹ ＭＯＤＥとして１であれば遅れモードを表し、０であれば進みモードを表す信号が導出される。
【００３８】
ＤＦＦ１３３，１３４のクロック入力には、動作クロックＣＬＫ８Ｍがインバータ回路１４０を介して与えられる。ＤＦＦ１３３のデータ入力Ｄには、ＤＦＦ１３０，１３１，１３２の出力Ｑが３入力のＡＮＤ回路１４１を介して与えられる。ＤＦＦ１３７のデータ入力Ｄには、ＤＦＦ１３４，１３５，１３６の出力Ｑが３入力ＡＮＤ回路１４２を介して与えられる。ＤＦＦ１３８のプリセット入力ＰＲには、ＤＦＦ１３３の出力Ｑおよび進み回復処理終了信号が２入力ＯＲ回路１４３を介して与えられる。ＤＦＦ１３８のクリア入力ＣＬＲには、ＤＦＦ１３７の出力Ｑおよび遅れ回復処理終了信号が２入力ＯＲ回路１４４を介して与えられる。
【００３９】
図６に示すモード保持部１４は、パルス検出部１０から３回連続して遅れ信号ＤＥＬＡＹを検知した場合にモード信号ＤＥＬＡＹ ＭＯＤＥを「遅れモード」である１として保持し、逆に３回連続して進み信号ＬＥＡＤを検知した場合にはモード信号ＤＥＬＡＹ ＭＯＤＥが０である「進みモード」として保持する。
【００４０】
図７の（１）から（２）は、図６で「遅れモード」のときにロック外れが検出される場合について、遅れ回復処理のタイミングチャートの例を示す。なお、状態遷移は、図１０で後述する。このような状態は、図３でパルス信号が波形１〜３よりもさらに左側にずれることによって発生する。すなわち、時刻ｔ１，ｔ３，ｔ５からのパルス信号に対して、時刻ｔ２，ｔ４，ｔ６からパルス検出信号が生成される。時刻ｔ６で再生クロックタイミングがハイレベルとなり、時刻ｔ７からのパルス信号のパルス検出時刻ｔ８でも再生クロックタイミングがハイレベルとなるので、ロック外れが検出される。この場合にクロック発生部１２は、時刻ｔ９で再生クロックの位相を１８０°進ませる遅れ回復処理を行う。遅れ回復処理で進める位相の量が１８０°と大きいため、時刻ｔ１０からのパルス信号に対する時刻ｔ１１からのパルス検出信号で示すように、この処理を行った直後のモードは常に進みモードになる。これはタイミングチャートからも確認することができる。そこでクロック再生部１２は、遅れ回復処理を行った直後にモード保持部１４に対して遅れ処理終了信号ＩＮＣＲｘＣを出力し、この信号を受けたモード保持部１４は、ＤＦＦ１３０〜１３６をクリアし、ＤＦＦ１３８をクリアしてモード信号「進みモード」を示す０となるように書換える。
【００４１】
図８の（１）から（２）は、「進みモード」のときにロック外れが検出される場合について、進み回復処理のタイミングチャートの例を示す。このような場合は、図３のパルス信号が波形４〜６よりもさらに右側にずれることによって生じる。すなわち、時刻ｔ２１，ｔ２３，ｔ２５からのパルス信号に対して、時刻ｔ２２，ｔ２４，ｔ２６からパルス検出信号が生成される。時刻ｔ２６で再生クロックタイミングがハイレベルとなり、時刻ｔ２７からのパルス信号のパルス検出時刻ｔ２８でも再生クロックタイミングがハイレベルとなるので、ロック外れが検出される。この場合には、クロック再生部１２は時刻ｔ３０で再生クロックの位相を１８０°遅らせる進み回復処理を行う。進み回復処理を行った直後のモードは常に遅れモードになるので、時刻ｔ２９からのパルス信号に対する時刻ｔ３１からのパルス検出信号で示すように、クロック再生部１２はモード保持部１４に対して進み回復処理終了信号を出力する。この信号を受けたモード処理部１４では、内部のＤＦＦ１３０〜１３６をクリアし、ＤＦＦ１３８の出力Ｑからのモード信号「遅れモード」を示す位置に書換える。
【００４２】
図９は、図４のクロック再生部１２の構成を示す。図１の実施形態のクロック再生部１２も基本的に同様の構成とすることができる。クロック再生部１２は、ステートマシンであり、動作クロックの立下りエッジに同期して状態遷移を行う。動作クロックの立上りエッジでデータ入力Ｄを取込むＤＦＦ１５０は、出力Ｑから再生クロックタイミング信号ＲｘＣｅｎを導出する。進み回復処理終了信号ＤＥＣＲｘＣおよび再生クロックタイミング信号はインバータ回路１６０，１６１を介してＡＮＤ回路１６２に入力され、その論理積を表す出力と遅れ回復処理終了信号ＩＮＣＲｘＣがＯＲ回路１６３に入力される。ＯＲ回路１６３の出力がＤＦＦ１５０のＤ入力に与えられる。再生クロックＲｘＣを発生するＡＮＤ回路１６４には、インバータ回路１６５を介して動作クロックが入力として与えられ、再生クロックタイミング信号も入力として与えられ、論理積が出力される。
【００４３】
図１０は、ステートマシンとしてのクロック再生部１２に対応する状態遷移図を示す。遅れ過ぎのときにロック外れが検出される場合には、遅れ回復処理終了信号ＩＮＣＲｘＣが１クロック時間だけ１になり、その結果、再生クロックが１クロック時間分だけ進められる。また逆に、進み過ぎのときにロック外れが検出された場合には、進み回復処理終了信号ＤＥＣＲｘＣが１クロック時間だけ１になり、その結果、再生クロックが１クロック時間分だけ遅らされる。図１０のステートマシンでは、ＰＬＬ回路の動作クロックをインバータ回路１６５で反転した動作クロックに基づいて状態遷移を行う。
【００４４】
以上説明した各実施形態のパルス信号としては、ＰＰＭ変調されたパルス信号を効率的に検出することができる。ＰＰＭ信号は、ビットレートを高めると、必要な動作クロックの周波数を高くしなければならないので、本実施形態を適用して動作クロックの周波数を低くすることができれば、光通信などでの通信速度の向上を図ることができる。しかしながら、本発明の考え方は、ＰＰＭ変調されたパルス信号の復調以外にも広く適用することができる。たとえば、磁気ディスクからＭＦＭ方式で記録されたデータを読取るためのＶＦＯなどにも用いることができる。
【００４５】
【発明の効果】
以上のように本発明によれば、パルス信号中からのパルスの検出をノイズによる影響を少なくして行うことができるので、特に高精度の位相合わせを必要としないＰＰＭ復調方式においては、精度ｎを小さくし、すなわち動作クロック信号の周波数を低くすることができる。動作クロック信号の周波数が低くなるので、ＰＬＬ復調回路などの消費電力が小さくなり、また搭載する機器のマスタクロックなどから動作クロックを容易に作成することが可能になる。
また本発明によれば、位相比較を適切なタイミングで行うことができる。
【００４６】
また本発明によれば、復調すべきパルス信号から動作クロック信号との関係で予想されるパターンに従って検出したパルスと再生クロック信号のタイミングとの比較結果が、予め定める回数連続して一致するときに再生クロック信号を発生する位相制御を行うので、動作クロック信号の周波数が低くなってもノイズの影響を受けにくくすることができる。高精度の位相合わせを必要としない場合は、精度ｎ＝２まで小さくすることができる。すなわち、パルス信号中に存在するパルスのパルス幅の１／２の時間を周期とする動作クロック信号を用いれば、適切な再生クロック信号の位相制御を行うことができる。
【００４７】
また本発明によれば、動作クロック信号のデューティ比が５０％であるので、復調すべきパルス信号のサンプルを立上りエッジおよび立下りエッジで行い、パルス検出手段の構成を簡略化することができる。
【００４８】
また本発明によれば、ＰＰＭ変調されているパルス信号を復調するために必要な動作クロック信号の周波数を低くし、消費電力の低減とノイズによる誤動作の低減とを図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の概略的な構成を示すブロック図である。
【図２】図１のパルス検出部１０の論理的構成を示すブロック図である。
【図３】図２のパルス検出部１０の動作を示すタイムチャートである。
【図４】本発明の実施の他の形態の概略的な構成を示すブロック図である。
【図５】図４のロック外れ検出部１３の論理的構成を示すブロック図である。
【図６】図４のモード保持部１４の論理的構成を示すブロック図である。
【図７】図４の実施形態で遅れモードでロック外れが検出された場合の遅れ回復処理を示すタイムチャートである。
【図８】図４の実施形態で進みモードでロック外れが検出された場合の進み回復処理を示すタイムチャートである。
【図９】図４の実施形態のクロック再生部１２の論理的構成を示すブロック図である。
【図１０】図９のクロック再生部１２の状態遷移図である。
【図１１】ＰＰＭ変調信号の波形図である。
【図１２】従来のＰＰＭ信号の復調装置の構成を示すブロック図である。
【図１３】図１２のＰＰＭ復調装置のタイミングチャートである。
【符号の説明】
９ 動作クロック発生部
１０ パルス検出部
１１ 位相比較部
１２ クロック再生部
１３ ロック外れ検出部
１４ モード保持部
１００〜１１３，１２０，１２１，１３０〜１３８，１５０ ＤＦＦ
１１５ 論理回路
Claims (5)
- パルス幅が一定範囲内のパルス信号を復調するための基準となるパルス幅で周期的に発生され、予め定める波形変化時点でパルスの有無を検出するための再生クロック信号の位相を制御するパルス信号復調用ＰＬＬ装置において、
予め定める複数の周期が前記基準となるパルス幅に対応するような周期を有する動作クロック信号を発生する動作クロック発生手段と、
動作クロック発生手段からの動作クロック信号に基づいて復調すべきパルス信号をサンプルする結果に対し、パルス信号のパルス幅の変動が基準パルス幅に対して所定の比率以内に収っていると仮定し、動作クロック信号を基準にして復調すべきパルス信号中の相対的な位相を考える時、パルス信号のサンプル結果が取り得る全てのパターンをdelay とleadとに分類して予め記憶しておき、実際のサンプル結果と前記全てのパターンを比較し、一致するパターンが有ればパルス有を検出し、一致するパターンが無ければパルス無を検出するパルス検出手段と、
前記再生クロック信号を発生する再生クロック発生手段と、
パルス検出手段の検出結果に従って、前記一致するパターンがdelay に属するパターンのときには再生クロック信号の位相を進め、leadに属するパターンのときには再生クロック信号の位相を遅らせるように、再生クロック発生手段を位相制御する位相比較手段とを含むことを特徴とするパルス信号復調用ＰＬＬ装置。 - 前記再生クロック発生手段は、前記再生信号に同期して予め定める波形変化時点より同一周期内で先行して波形変化が生じるタイミング信号を発生し、
前記位相比較手段は、タイミング信号の波形変化時点での前記パルス検出手段によるパルス有無の検出結果に基づいて、再生クロック発生手段を位相制御することを特徴とする請求項１記載のパルス信号復調用ＰＬＬ装置。 - 前記パルス検出手段は、前記パルス有を検出すると、パルス検出信号を出力し、
前記位相比較手段は、
パルス検出信号の位相と前記タイミング信号の位相とを比較する比較手段と、
比較手段による比較結果を、予め定める回数分保持可能で、予め定める回数だけ同一の比較結果が続くとき、再生クロック発生手段を位相制御する保持手段とを備えることを特徴とする請求項２記載のパルス信号復調用ＰＬＬ装置。 - 前記動作クロック発生手段は、デューティ比５０％の矩形波として動作クロック信号を発生し、
前記パルス検出手段は、動作クロック信号の立上がりエッジおよび立下がりエッジ毎にパルス信号のサンプルを行うことを特徴とする請求項１〜３のいずれかに記載のパルス信号復調用ＰＬＬ装置。 - 前記パルス信号は、ＰＰＭ変調されていることを特徴とする請求項１〜４のいずれかに記載のパルス信号復調用ＰＬＬ装置。
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