CN1472791A - 一种分割一半导体集成电路图案的方法 - Google Patents
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Abstract
一种分割一半导体集成电路图案的方法；该半导体集成电路图案包含有复数个相同图形的单元(cell)以及一多边形平面(polygonal planar)位于各该单元邻接处；该方法是先描绘一分割线以分割该多边形平面为复数个单位图形(unit figure)，且该分割线是沿着该多边形平面的一水平方向边线描绘，并于各该转角处延伸一垂直方向线段至另一水平方向边线。
Description
技术领域
本发明是提供一种分割一半导体集成电路图案的方法。
背景技术
近年来随着动态随机存取内存(dynamic random access memory，DRAM)以及微处理器(microprocessor)等半导体组件封装密度的增加，集成电路图案也随之逐渐微小化以及复杂化。产业上制作光罩图案的方法通常是先利用一计算机辅助设计***(computer-aided design system，CAD system)等设计工具形成一原始集成电路图案，然后利用一电子束图案描绘***(charged particle beam pattern drawing system)的描绘机台以描绘该设计图案至一光罩表面。
由于该描绘机台的输入图形资料仅能利用数种具有简单形状的单位图形，例如矩形、梯形以及平行四边形，来表现电子束描绘的电路图案区域，因此以CAD***形成的原始电路图案资料通常无法直接作为该描绘机台的输入图形资料，而必须先将该原始电路图案资料分割为数个单位图形的组合，然后再利用一计算机***将其转换为该描绘机台所能使用的输入图形资料。
请参考图1与图2，图1与图2为***面(polygonal planar)14位于各该单元邻接处，并且多边形平面14包含有二互相平行的水平方向边线以及复数个转角(vertexes)。***方向直线16切过多边形平面14以将其分割为上14a、下14b两部分。由于描绘机台仅能利用一矩形、梯形以及平行四边形等单位图形的电子束来描绘该电路图案，因此，如图2所示，多边形平面的上14a、下14b两部分必须于各该转角形成复数个垂直方向线段18，以进一步分割多边形平面14为复数个单位图形20的组合。
由于***方向直线直接将一多边形平面分割为上下两部分，因此会将该多边形平面分割为较为琐碎的单位图形组合。以图2为例，多边形平面14经由***面至一光罩表面时，一描绘机台必须进行至少13次的电子束照射以分别形成各该单位图形，进而组合各该单位图形以完成该多边形平面的描绘。换言之，习知分割一电路图案的方法造成后续一描绘机台在描绘该电路图案时，于各单元邻接处的照射次数增加，拉长该电路图案的描绘时间，同时亦造成各单元邻接处的临界尺寸(critical dimension，CD)控制不易。
发明内容
因此本发明的主要目的即在提供一种分割一半导体集成电路图案的方法，以解决上述问题。
本发明是提供一种分割一半导体集成电路图案的方法，该半导体积体电图案包含有复数个相同图形的单元(cell)以及一多边形平面(polygonal planar)位于各该单元邻接处，该方法是描绘一分割线以分割该多边形平面为复数个单位图形(unit figure)，其中该分割线是沿着该多边形平面的一水平方向边线描绘，并且于各该转角处延伸一垂直方向线段至另一水平方向边线。
由于本发明分割半导体集成电路图案的方法是利用水平方向边线以及于转角处形成的垂直线段分割一多边形平面，因此可以将该多边形平面分割形成较少的单位图形组合，以避免后续描绘该电路图案时描绘时间过长以及临界尺寸控制不易的问题。
附图说明
图1与图2为习知电路图案分割方法的示意图；
图3为本发明半导体集成电路图案分割方法的示意图。
图号说明：
10 电路图案 12 单元
14、14a、14b 多边形平面 16 水平方向直线
18 垂直方向线段 20 单位图形
30 电路图案 32 单元
34 分割线 36 多边形平面
36a、36b 水平方向边线 38 单位图形
40-45 转角
具体实施方式
请参考图3，图3为本发明半导体集成电路图案分割方法的示意图。本发明的分割方法是应用于将一半导体集成电路图案资料(circuitpattern data)转换为一描绘机台的输入图形资料，以使该描绘机台(writer)得以利用该输入图形数据将该电路图案描绘(drawing)于一光罩或是一如半导体芯片等的基底表面。如图3所示，电路图案30包含有复数个相同图形的单元(cell)32以及一多边形平面(polygonalplanar)36位于各该单元邻接处，并且多边形平面36包含有二互相平行的水平方向边线36a、36b以及复数个转角(vertexes)。
本发明的分割方法是描绘一分割线34以分割多边形平面36为复数个单位图形(unit figure)38。分割线34是先沿着多边形平面36的水平方向边线36a描绘，至转角40延伸一垂直方向线段至水平方向边线36b，然后继续沿着水平方向边线36b描绘，直至转角41再延伸一垂直方向线段至水平方向边线36a，然后沿着水平方向边线36a描绘，至转角42延伸一垂直方向线段至水平方向边线36b，然后继续沿着水平方向边线36b描绘，直至转角43再延伸一垂直方向线段至水平方向边线36a，然后沿着水平方向边线36a描绘，至转角44延伸一垂直方向线段至水平方向边线36b，然后继续沿着水平方向边线36b描绘，直至转角45再延伸一垂直方向线段至水平方向边线36a，最后沿着水平方向边线36a描绘。因此分割线34将多边形平面36完全分割为三角形(triangle)、矩形(rectangular)、梯形(trapezoid)以及平行四边形(parallelogram)等单位图形38的组合。
由于本发明的分割方法是利用水平方向边线以及垂直方向线段构成的折线来分割一多边形平面，因此可以将该多边形平面分割为较少的单位图形组合，以图3为例，图3的电路图案30与图2的电路图案10相同，本发明的分割方法形成的单位图形仅有7个，相较之下，习知分割方法形成之单位图形则有13个之多。
简而言之，本发明分割半导体集成电路图案的方法是利用水平方向边线以及于转角处形成的垂直线段分割一多边形平面，因此可以将该多边形平面分割形成较少的单位图形组合，以避免后续描绘该电路图案时描绘时间过长以及临界尺寸控制不易的问题。
Claims (9)
1.一种分割一半导体集成电路图案(semiconductor integratedcircuit pattern)的方法，该图案包含有复数个相同图形的单元(cell)以及一多边形平面(polygonal planar)位于各该单元邻接处，并且该多边形平面包含有二互相平行的水平方向边线以及复数个转角(vertexes)，该方法包含有下列步骤：
描绘一分割线以分割各该单元邻接处的该多边形平面为复数个单位图形(unit figure)，其中该分割线是沿着该多边形平面的一水平方向边线描绘，并且于各该转角处延伸一垂直方向线段至另一水平方向边线。
2.根据权利要求1所述的方法，其特征在于：该单位图形包含有三角形(triangle)、矩形(rectangular)、梯形(trapezoid)以及平行四边形(parallelogram)。
3.根据权利要求1所述的方法，其特征在于：该方法是应用于将该半导体集成电路图案资料(circuit pattern data)转换为一描绘机台的输入图形资料，以使该描绘机台(writer)得以利用该输入图形数据将该集成电路图案描绘(drawing)于一光罩或是一基底表面。
4.一种应用于一数据转换***的电路图案(circuit pattern)分割方法，该图案包含有复数个相同图形的单元(cell)所组成以及一多边形平面(polygonal planar)位于各该单元邻接处，并且该多边形平面包含有二互相平行的水平方向边线以及复数个转角(vertexes)，该方法包含有下列步骤：
描绘一分割线以分割各该单元邻接处的该多边形平面为复数个单位图形(unit figure)，其中该分割线是沿着该多边形平面的一水平方向边线描绘，并且于各该转角处延伸一垂直方向线段至另一水平方向边线；
其中该数据转换***是将分割后的该电路图案数据转换为一输入图形数据，以使一描绘机台可以利用该输入图形资料将该电路图案描绘于一工作部件(workpiece)。
5.根据权利要求4所述的方法，其特征在于：该单位图形包含有三角形(triangle)、矩形(rectangular)、梯形(trapezoid)以及平行四边形(parallelogram)。
6.根据权利要求4所述的方法，其特征在于：该工作部件包含一光罩或是一基底。
7.一种分割一半导体集成电路图案(semiconductor integratedcircuit pattern)的方法，该图案包含有复数个相同图形的单元(cell)以及一多边形平面(polygonal planar)位于各该单元邻接处，该多边形平面是由复数个水平相邻的单位图形所构成，该方法包含有下列步骤：
描绘一分割线以使该多边形平面的各该单位图形分别属于至少两区域，其中两相邻的该单位图形是分别属于不同区域。
8.根据权利要求7所述的方法，其特征在于：该单位图形包含有三角形(triangle)、矩形(rectangular)、梯形(trapezoid)以及平行四边形(parallelogram)。
9.根据权利要求7所述的方法，其特征在于：该方法是应用于将该半导体集成电路图案资料(circuit pattern data)转换为一描绘机台的输入图形资料，以使该描绘机台(writer)得以利用该输入图形数据将该集成电路图案描绘(drawing)于一光罩或是一基底表面。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| CN1472791A true CN1472791A (zh) | 2004-02-04 |
| CN1233032C CN1233032C (zh) | 2005-12-21 |
Family
ID=34143443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN 02126997 Expired - Lifetime CN1233032C (zh) | 2002-07-30 | 2002-07-30 | 一种分割一半导体集成电路图案的方法 |
Country Status (1)
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|---|---|
| CN (1) | CN1233032C (zh) |
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| CN104678694A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 版图修正方法及设备 |
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2002
- 2002-07-30 CN CN 02126997 patent/CN1233032C/zh not_active Expired - Lifetime
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| CN104678694B (zh) * | 2013-11-26 | 2018-10-16 | 中芯国际集成电路制造(上海)有限公司 | 版图修正方法及设备 |
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| CN1233032C (zh) | 2005-12-21 |
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| C10 | Entry into substantive examination | ||
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