CN1451120A - 并行端接总线*** - Google Patents

Abstract

描述了一种***和方法，用于控制并行端接总线上的输出缓冲器驱动使能信号。该方法包括：在第一个部件与第二个部件之间转移数据；利用至少一个同步计数器来跟踪来自第一个部件的突出的数据要求；利用信源同步计数器来跟踪来自第二个部件的突出的数据应答；以及，当同步计数器和信源同步计数器相匹配时，驱动并行端接总线上的一个信号。

Description

并行端接总线***

发明背景

本发明涉及一种用于操作计算机***的装置和技术。特别是，描述了用于控制并行端接总线上的输出缓冲器驱动使能信号的各种装置和技术。

图1是双向并行端接总线***10的一个例子。驱动器12具有阻抗Z_o，可以切实可行地将总线14上的一个信号驱动到接收器16。通过总线与电源供电电压V_s之间的电阻器R₁以及通过总线与地面之间的电阻器R₂使总线14端接于每个接收器16、18。所以，当不由驱动器12驱动时，在中点电压处对总线加偏压。这种配置使总线上的信号的上升、下降时间对称，这在信源同步的环境中是需要的。并行端接总线可以是单向的、双向的或多向的。

通常以同步的方式来实现两个实体的驱动器与接收器之间(例如，可能在分开的芯片上的处理器与存储器设备之间)的任何数据交换。也就是说，芯片具有内部时钟，这些内部时钟彼此充分校正，以便可以在时钟信号跳变时获取数据。此外，可以用信源同步的方式实现数据交换，这意味着交换是基于来自时钟信号的选通脉冲跳变，并与其对应的数据同步。

已制定了一种并行端接协议，用于确保在大的操作范围中两个或多个总线部件的正确的数据信号操作。并行端接协议也可以适用于在并行环境中驱动和接收数据的其他实体。在一项实施中，并行端接协议要求：必须一直驱动信号，以避免信号浮动到未规定的逻辑电平。如果允许某些信号(例如，选通脉冲信号)浮动，则***会变得不可靠。这种情况可能会使***因数据传输错误而发生致命的功能性错误。为了避免发生这种情况，并行端接协议可以规定：例如，被指定为默认总线主控装置的总线部件将同步地为驱动截止点而定时，例如，使其在另一个总线部件将信号驱动到总线上时发生，以便返回总线主控装置所请求的数据。并行端接协议也可以规定：默认总线主控装置将以信源同步的方式锁存总线上的值，“接通”其驱动器，并且，当高速缓冲存储器发送的应答的最后选通脉冲信号到达时，将被锁存的值驱动回到总线上。

虽然可以容易地定义高速处理器***的并行端接协议，但是，需要各种技术和装置来在具有更清楚的信号跳变的更宽广的操作频率范围中执行该协议。

附图简述

图1是展示并行端接总线***的简化图。

图2是根据本发明的并行端接总线***的简化方框图。

图3是在零传输线路延迟环境中的后侧总线(BSB)中心抽头端接(CTT)协议读取周期的时序图。

图4A是展示根据本发明的CTT截止和锁回操(latch-back)作的时序图。

图4B是用于将信号驱动到BSB上的、根据本发明的一种***的方框图。

图5是根据本发明的锁回控制器的方框图。

图6是根据本发明的驱动使能电路的方框图。

图7是根据本发明的输入/输出缓冲器电路的方框图。

图8是CTT控制器的实施的示意图。

图9是选通脉冲发生电路的实施。

图10和11展示了置位-复位优先触发器的实施。

图12和13是输入/输出缓冲器控制电路和逻辑控制电路的实施的电路图。

图13展示了比例逻辑如何控制从“核心2焊盘(Core2pad)”和“感知焊盘(Sensedpad)”到“I02焊盘(I02Pad)”的数据流动。

详细描述

图2是中心抽头端接***20的简化方框图，该***包括经由并行端接总线24连接到第二个部件26的第一个部件22。第一个和第二个部件能够将数据、控制、地址、选通脉冲和其他信号驱动到总线上，并把它们配置成可以捕捉各种数据信号。与第一个部件22或第二个部件26关联的驱动器(未示出)在总线24上至少连续驱动选通脉冲信号。一般而言，当接收来自第一个部件的最后的选通脉冲信号时，第二个部件开始以信源同步的方式“接通”其驱动器。当预期数据或选通脉冲来自第二个部件时，将同步地“关断”第一个部件的各个驱动器。

在一项实施中，第一个部件22可能是处理器，第二个部件26可能是高速缓冲存储器，总线24可能是后侧高速缓冲存储器总线(BSB)。可以把这些部件包括在单个的集成电路芯片上，这些部件也可以是位于不同芯片上的分开的部件。处理器和高速缓冲存储器都包括用于将信号驱动到BSB上的驱动器和用于从BSB接收信号的接收器。但是，不言而喻，可以在不使用BSB的其他接口总线配置中执行以下所述的新颖的过程和电路。此外，虽然以下所述的实施示例包括一个中心抽头端接(CTT)总线，但是，可以采用任何类型的并行端接总线电路。此外，除非有其他注释，否则，对驱动器的参考可以包括数据驱动器和选通脉冲驱动器。

接收器依靠BSB信号的完整性，以便当没有发生选通脉冲信号跳变时，将不会对其加以检测。如果允许选通脉冲信号在BSB上浮动，则可能会损害信号的完整性。然后，可能会发生一个致命的***错误，这可能会要求重新启动处理器，这是不希望发生的。可能会导致选通脉冲信号浮动的一种环境是当有总线主控装置变换时——被定义为：当处理器停止驱动信号、高速缓冲存储器开始驱动信号时，或反之亦然。例如，如果让选通脉冲信号浮动到一个未确定的值，则位于接收器后的逻辑或电路可能会开始发生故障。即使接收器正不期望获取数据，如果允许选通脉冲信号或任何其他的信号在BSB上浮动，则也会因为接收器中有很大的短路电流而浪费功率。

图3是零传输线路延迟环境中处理器核心时钟31与BSB选通脉冲信号的1∶1比例中的BSB、CTT协议读取周期的定时图30的说明性实施。该环境允许以忽略传播延迟的理想化的方式来描述信号。为了容易理解，已在这里选择了核心时钟31与数据选通脉冲的1∶1比例，该比例指出切换速度实质上是同时的。应该理解，可以采用其他比例，在现实世界的操作中，比例可以有所不同，而线路延迟可能很明显。

参考图3中的事务示例，数据信号32和选通脉冲信号34是处理器与高速缓冲存储器之间的双向信号。有关数据信号32的高速缓冲存储器的CTT协议规定选通脉冲信号34的2个时钟周期的驱动前窗口36和驱动后窗口38。通过甚至在最高的可能操作频率和在频率的整个操作范围中确保各个主控装置之间的驱动重叠，将驱动前和驱动后的窗口设计成防止信号在主控装置转换期间在BSB上浮动。随着频率的提高，按照时钟周期的传输线路延迟也增加了，这导致驱动重叠减少，并可能导致驱动重叠消失。如果驱动重叠消失，则选通脉冲信号可能会在BSB上浮动。会导致选通脉冲信号浮动的另一种可能的情况是当高速缓冲存储器连续响应于有关具有间隔(这会产生来自第一个应答的驱动后信号和第二个应答的驱动前信号的非重叠状况)的数据的请求时。应该识别这种情况，以便处理器将会驱动BSB上的一个信号，来防止选通脉冲信号浮动状况。

CTT协议要求：处理器或高速缓冲存储器连续驱动BSB上的双向数据信号32和选通脉冲信号34。当接收到特定事务的“最后的选通脉冲”信号时，处理器应该异步地(与选通脉冲是信源同步的)“接通”其驱动器。可以将“最后的选通脉冲”信号定义为：不由另一项事务的选通脉冲信号紧随的一项事务的选通脉冲信号。下文将参考图4来更加详细地解释这个概念。在图3中，在37处描绘了最后的选通脉冲信号。当处理器接下来期望从高速缓冲存储器接收数据和/或选通脉冲信号时，它应该同步地关断其驱动器。这样，应该使处理器的截止点同步地定时而发生在处理器期望在BSB上接收数据的最早时间处。虽然从理论上讲，实现这一点看来很简单，但是，在实际的***操作状况下，如果特定的选通脉冲信号边缘是要求产生锁回信号的“最后的选通脉冲”，则很难建立。在以下的讨论中，把锁回信号定义为从锁回过程产生的信号，所述锁回过程发生于当接收部件在总线上捕获来自发送部件的值时，如果有要求的话，用于将其驱动回总线上。也可以使用所描述的技术来防止信号在单向总线或信号线路上浮动。

再次参考图3，当首先“接通”***时，处理器芯片将驱动双向总线上的选通脉冲信号34和数据信号32。高速缓冲存储器将驱动单向总线上的选通脉冲信号40。处理器知道何时根据高速缓冲存储器选通脉冲信号40来从高速缓冲存储器中捕捉数据41~44。这样，在通电时，处理器驱动器和高速缓存驱动器发出选通脉冲信号，以便没有关于浮动信号的问题。但是，当将要发生控制转换时，在多数情况下必须小心，以保证信号不在总线上浮动。但是，也有不要求特殊处理的一些情况(例如，当最后的选通脉冲信号40到达时)，因为高速缓冲存储器将会把那个信号驱动到电平并防止任何***故障。在选通脉冲浮动的其他情况下，部件之一(例如，高速缓冲存储器)可能能够在进一步提出任何请求之前自身复位，这将会纠正由浮动信号引起的任何问题。

图4A是定时图50，展示了当进行两种极端的操作(处理器以高频率(在这个例子中是733兆赫(MHz))和低频率(在这个例子中是1赫兹(Hz))读取数据)时处理器和高速缓冲存储器的CTT协议截止与锁回操作信号。在高频率操作的情况下，被标明为A1-A4和B1-B4的数据信号52后面跟随在延迟54之后的被标明为C1-C4的数据信号56。与数据信号包括在一起的有配对的选通脉冲信号53和55，它们可能是差分信号(例如，一个是高电平有效，而另一个是当低电平时有效)，以提示***的可靠性和性能。关于低频操作，被标明为A1-A4和B1-B4的数据信号62后面跟随在延迟64之后的标明为C1-C4的数据信号66。再次包括配对的选通脉冲信号63和65。时间间隔57是依据当以更高的频率进行操作时的时钟周期的额外传输线路延迟(在这个例子中大约是4个时钟周期)，该更高频率的计算公式是：传输线路延迟除以核心时钟时期。

时钟信号70指出：在低频操作中，假设事务始于时钟周期1，从请求高速缓冲存储器读取处理到数据信号62的第一个数据字节片A1到达处理器时花费了6个周期。这样，数据信号62的高速缓存等待时间是6个周期。关于高频操作，参考数据信号52，高速缓存等待时间是10个周期。所以，对于不同的操作频率，高速缓存等待时间将有所不同；将在不同的时钟周期期间接收数据。例如，通过比较各个频率的连续读取事务，可以在大致相同的时间(在时钟周期14期间)接收数据信号62的最后的数据字节片B4和数据信号52的数据字节片A4。如果数据字节片C1~C4不存在，则在低频操作的情况下，处理器应该在大约时钟周期14处执行锁回操作；而在高频操作的情况下，处理器应该在大约时钟周期18处执行锁回操作。

各项事务之间的间隔也影响处理器是否应该执行锁回操作。例如，假设驱动前有两个时钟周期和驱动后有两个时钟周期，图4A示出各个数据字节片之间的时间间隔54或64少于四(4)个时钟周期，通常允许高速缓冲存储器驱动前和驱动后选通脉冲信号有足够的时间重叠，因此，不应该进行锁回。由于数据字节片B4后的驱动后信号是两个周期，数据字节片C1前的驱动前信号是两个周期，所以，BSB上将总有一个重叠信号或一个已知的值。但是，可以由不同的高速缓存库来处理两个组，如果第一个高速缓存库的响应比通常的或预期的响应快(由于制造偏差或因电压偏差而产生的运行时间效应等)，而第二个高速缓存库的响应比预期的响应慢，那么，将没有重叠，处理器必须执行锁回操作，以防止选通脉冲信号在BSB上浮动。

驱动器截止与锁回电路也必须能够进行从极低的频率(~0Hz)到处理器最快的操作频率的操作。需要这项不取决于频率的要求，以便允许在测试环境中平稳地操纵集成电路，并确保部件在生产中发挥作用。通过确保在与高速缓冲存储器响应相同的时钟边缘处(同步地)启动处理器驱动器截止，来满足这项要求。由于该响应取决于在不同的***配置上可能不同的高速缓存等待时间，因此，可以通过包括被称作“截止旋钮”的一个旋钮来引入某种灵活性。可以将旋钮定义为：用于在半导体芯片中设置控制值的一种调节机制。旋钮可以是基于硬件的，也可以是基于软件的，使用它来改变处理器集成电路芯片的行为。截止旋钮可以与高速缓存等待时间旋钮联系，可切实可行地为快速或缓慢的高速缓冲存储器响应时间进行调节。截止旋钮较佳的是基于软件的，一旦知道特定***的高速缓存等待时间，就可以促进处理器的调节。***可能有不同的旋钮设置，以确保截止与锁回操作中的不取决于频率的、可全面配置的操作。可能需要多个旋钮来控制不同信号的截止点。

图4B是用于当要求时将信号驱动到BSB上的***90的简化方框图。锁回控制器电路100包括一个BSB截止信号输入110和一个主复位输入125，并进行操作，以便在线路146上生成到驱动使能电路150的一个锁回脉冲。信号展宽电路92进行操作，以便将线路154上的一个被展宽的BSB截止信号输入提供给驱动使能电路150(下文将参考图6来对其加以解释)，并在输入/输出缓冲器电路200的线路166上生成一个驱动使能信号。输入/输出电路200生成在输入/输出焊盘202上具有特定值的一个信号，用于驱动到BSB上；并包括一个核心2焊盘输入线路218。核心2焊盘是将处理器核心连接到总线线路的线路。下文将参考图5~7来描述锁回控制器电路、驱动使能电路和输入/输出缓冲器电路的实施。

图5是可以作为处理器的一部分来加以执行的锁回控制器电路100的实施的方框图。锁回控制器电路进行操作，对已经发出请求进行计数，并对所接收的应答进行计数；当这些计数相等时，它就发出锁回指令。锁回控制器包括一个同步BSB截止计数器电路102、两个信源同步选通脉冲计数器电路120和130。BSB事务计数器电路102保持对所发出的处理器事务进行跟踪，信源同步计数器电路120和130保持对于这些事务的已接收的高速缓冲存储器应答进行跟踪。

在本项实施中，BSB事务计数器电路102是两位计数器，它包括第一个核心时钟触发的触发器104和第二个核心时钟触发的触发器106，每个触发器具有数据、复位和使能输入。在线路110上把BSB截止信号馈送到两个触发器，电路102进行操作，来计算截止信号的数量，并在线路112上把计数输出到比较器电路114。在总线上启动各项和每项事务之后一些时钟数，截止信号由核心发送。每当核心识别出两个事务组之间的距离大得足以发生锁回时，也发送锁回指示。可以把核心定义为：半导体芯片处理器的实际逻辑电路。

再次参考图5，两位计数器电路120包括在选通脉冲上以信源同步的方式运行的两个异步触发器122和124。应该理解，可以利用包括除两位计数器以外的多于或少于两个触发器的实施。在线路125上接收到主复位信号之后，电路120对每个选通脉冲的触发反转进行计数，并把计数输入到两位计数器电路130。电路130包括两个异步复位触发器132和134，它们产生线路138上的最后选通脉冲的一个计数，把该计数输入到比较器114。把比较器114的输出在线路140上被馈送到“与”电路145，“与”电路145也是连接到线路144的。参考图4A和图5两图，如果线路112上的截止信号(所发出的事务)的计数等于线路138上的最后选通脉冲计数(所接收的应答的计数)，则线路140上的信号允许边缘信号144在线路146上传播。在一组完整的选通脉冲的最后边缘之前的边缘上计算线路141上的最后的选通脉冲信号，进行该计算是为了确保锁回脉冲发生的速度。线路140上的信号是稳定的，因为当从核心接收到锁回指示时，使电路102锁定或冻结。所以，边缘信号144通过脉冲发生器电路142(它使用选通脉冲作为输入143)的应答在高速缓冲存储器的最后选通脉冲边缘处产生。除了当将要执行锁回时以外，输出146多数时间是零(接地)。线路140上的活动信号表示：所发出的事务的数量与所接收的应答的数量相等。当发生这种情况时，由处理器在BSB上执行锁回。在曾导致锁回发生的事务后的应答期间，再次使计数复位。如此进行，以致执行随后的务务的锁回也是行得通的。

如果可以在发生突出事务的锁回之前发出事务，则可能需要多个截止计数器电路(102)。这样，当正在利用至少一个计数器来转移数据时，就跟踪突出的高速缓冲存储器事务。例如，如果使用两个计数器电路，则每当核心发送一个同步锁回指示170(图4A)时，两个计数器将会交替，老的计数器指示112冻结其值，而新的计数器指示113使其自身复位并使它自己能够对截止信号计数。当在BSB上把数据从高速缓冲存储器转移到处理器时，利用信源同步计数器电路120来跟踪事务。当同步计数器和信源同步计数器相匹配时，在BSB上驱动一个信号，以确保不允许信号浮动。这样，随着事务返回数据，只有当同步计数器和信源同步计数器相匹配时，才执行锁回，并且，锁回控制器在输入选通脉冲信号的最后边缘上发出一个锁回脉冲(L-B脉冲)。

图6是驱动使能电路150的方框图。当复位信号是高电平时，异步复位-置位触发器156进行操作，以产生零输出或低电平输出；当置位信号是高电平时，则产生1输出或高电平输出。复位-置位触发器156也用作优先触发器，如果复位信号和置位信号同时都为高电平时，产生零输出或低电平输出。线路166上的驱动使能输出(也见图4A)判定处理器是否驱动BSB上的信号。驱动使能电路150接收线路146上的锁回脉冲和线路154上的同步截止指示信号，用于“关断”选通脉冲和/或数据驱动使能信号。把在线路110上输入到图5中的BSB选通脉冲计数器电路102的相同的BSB截止信号输入到线路154上，并把每个周期展宽成到3个周期的持续期，以确保即使在与复位指示基本上相同的时间同时发生置位的指示之后，BSB也是截止的。把异步置位-复位锁存器156连接到“或”电路158，“或”电路158也连接到通过“或”电路160的锁回脉冲。把经倒相的展宽和锁存的BSB截止信号与“或”电路158的输出165一起在线路162上输入到“与”电路164。

要求图6中的驱动使能电路150的复杂度，因为有一些情况：当似乎应该执行锁回时，截止指示却及时到达来加以阻止。此外，驱动使能电路确保BSB不会因为包括一个不足够的驱动重叠的高速缓冲存储器应答而浮动。后一种情况可能会发生，例如，如果第一个和第二个高速缓冲存储器芯片的每一个应答数据的两个连续的要求(库切换)，而选通脉冲信号没有重叠，则产生一个锁回脉冲，并且应该导致接通驱动使能至少暂时接通驱动使能，以防止信号在BSB上浮动。截止脉冲应该比锁回脉冲优先，以便经过发出处理之后的特定数量的时钟没有驱动到BSB的信号。在库切换的情况下，第二项事务的截止确保在接收第二个应答之前关断处理器。同样，如果同时发生锁回指示和截止指示，则截止脉冲应该优先。驱动使能电路150确保截止指示比锁回指示优先，即使当高速缓冲存储器驱动前信号和驱动后信号没有重叠时，也允许处理器可以对于极短的时间间隔驱动信号。所以，驱动使能电路处理可能发生在***操作期间的情况，其中，产生明显对立的信号。

图7是输入/输出缓冲器电路200的方框图，展示了如何使用锁回脉冲和驱动使能信号来确保BSB正确运作。当高速缓冲存储器停止驱动、处理器应该在没有进一步事务的情况下开始驱动时，应该使用这个时候(高速缓冲存储器正在驱动它)在总线上的值。电路200进行操作，来捕捉有此用途的那个值。

参考图7，焊盘202表示将处理器连接到高速缓冲存储器的实际的导线。这样，对该点处将出现来自高速缓冲存储器的最后信号的值，并将该值放置在缓冲器204中，把缓冲器204连接到锁存器206、208。从图5中的锁回控制器电路100输出在线路146上的锁回信号作为触发锁存器206和208的时钟。这样，当发出锁回脉冲信号时，就将202处的信号的值锁存入I02焊盘212。然后，当线路230上的驱动使能信号接通时，缓冲器214将把信号值驱动到202上(它从线路166上的驱动使能信号(图6中的驱动使能电路150的输出)中产生)。多路复用器216进行操作，迅速将信号驱动到线路230上，表示驱动使能在要求时“接通”缓冲器214。根据多种可能发生的***状况来预先产生到多路复用器电路的、在线路217和219上的输入，以保证只有当要求时，驱动信号才会出现而“接通”缓冲器214。从转换逻辑电路(对应于所有可能的输入变量和输出变更)产生的线路217和219上的预先生成的输入信号，以便使线路166上的驱动使能信号是试验(多路复用器控制)信号，驱动使能信号不必通过一个大的逻辑锥区而传播。这项功能可能要求增加硬件，来模仿每种可能的信号状况，但是，为了提供所需的速度以确保最快的、可达到的BSB操作同时确保在多种状况下正确操作，这项花费是值得的。所以，处理器将经由焊盘202来驱动BSB上的信号，该信号与当要求时高速缓冲存储器曾一直驱动的信号有相同的值。

除了按上述方式来进行操作外，图7可以进行操作，将在线路218上呈现的一个核心2焊盘信号驱动而输出到焊盘202上。线路218源自用于数据写入的芯片核心，并把它连接到锁存器220和222。由核心时钟作为时钟触发锁存器220，由“与”电路224的输出作为时钟触发锁存器222。“与”电路具有“捕捉使能”输入226和时钟输入228。“捕捉使能”输入226由处理器来控制，并进行操作，只有当线路226上有驱动使能信号时(只有当处理器想要写入数据时，才会发生这种情况)，才将线路218上的核心2焊盘信号的值发送到I02焊盘212，从而可防止将值写到I02焊盘上的任何竞争。这样，只有当需要时，才将被捕捉的最后值驱动而输出到BSB上。总之，当发生锁回时，在I02焊盘节点212中对BSB上的当前值进行取样，并驱动它而输出。当BSB想驱动而输出选通脉冲和/或数据时，它通过核心2焊盘218到I02焊盘212的路径进行。被仔细控制的捕捉“使能”信号确保在I02焊盘总线节点中没有发生竞争。

图8是以上参考图5和图6而描述的锁回控制器电路和驱动使能发生电路的实施的CTT控制器示意图。图9是选通脉冲发生电路的实施。图10和图11展示了置位-复位优先触发器的实施。图12和图13是输入/输出缓冲器控制电路和逻辑控制电路的实施的电路图。图13展示了比例逻辑如何控制从“核心2焊盘”和“感知焊盘”到“I02焊盘”的数据流动。

所描述的各种技术如此“接通”和“关断”处理器驱动使能，以确保不让BSB上的选通脉冲信号和/或数据信号浮动。根据本发明的各项技术和电路实施也大大减少了将驱动和接收信号的各种实体连接在一起的总线中的符号间干扰(ISI)的发生。

将会理解，已描述了本发明的某些实施，但其他的各个方面、优点和修改在以下的如权利要求的范围内。

Claims (33)

1.一种方法，其特征在于，包括：

在并行端接总线上，在第一个部件与第二个部件之间转移数据；

利用至少一个同步计数器来跟踪从第一个部件到第二个部件的突出的数据要求；

利用信源同步计数器来跟踪来自第二个部件的突出的数据应答；以及，

当同步计数器和信源同步计数器相匹配时，驱动并行端接总线上的一个信号。

2.如权利要求1所述的方法，其特征在于，还包括：在由并行端接总线上的核心开始每项事务之后，在置位数量的时钟周期后发送截止信号。

3.如权利要求1所述的方法，其特征在于，还包括：执行锁回操作，以防止并行端接总线浮动。

4.如权利要求3所述的方法，其特征在于，当核心识别出两个事务组的驱动后信号与驱动前信号之间没有重叠时，发生锁回操作。

5.如权利要求3所述的方法，其特征在于，当各个事务组之间的间隔大于预定数量的周期时，发生锁回操作。

6.如权利要求5所述的方法，其特征在于，周期的预定数量是驱动前周期和驱动后周期的数量的函数。

7.如权利要求3所述的方法，其特征在于，当接收到锁回指示时，不再跟踪应答。

8.如权利要求1所述的方法，其特征在于，还包括：在要求锁回操作的情况下，捕捉在并行端接总线上呈现的最后的值。

9.如权利要求1所述的方法，其特征在于，还包括使用旋钮来调节处理器驱动操作。

10.如权利要求9所述的方法，其特征在于，使用旋钮来调节处理器驱动截止操作和处理器驱动锁回操作中的至少一项操作。

11.如权利要求1所述的方法，其特征在于，还包括：当总线部件识别出两个处理组的驱动后信号与驱动前信号之间将没有重叠时，执行锁回操作。

12.如权利要求1所述的方法，其特征在于，还包括：当各个事务组之间的间隔大于四个时钟周期时，执行锁回操作。

13.用于操作计算机***的一种方法，其特征在于，包括：

在并行端接总线上，在处理器与高速缓冲存储器之间转移数据；

利用至少一个同步计数器来跟踪从处理器到高速缓冲存储器的数据请求；

利用信源同步计数器来跟踪来自高速缓冲存储器的数据应答；以及，

当同步计数器和信源同步计数器相匹配时，驱动并行端接总线上的一个信号。

14.如权利要求13所述的方法，其特征在于，还包括：在开始每项事务后的置位数量的时钟周期之后，发送来自处理器的截止信号。

15.如权利要求13所述的方法，其特征在于，还包括：执行锁回操作，以防止总线浮动。

16.如权利要求15所述的方法，其特征在于，当处理器识别出两个事务组的驱动后信号与驱动前信号之间将没有重叠时，执行锁回操作。

17.如权利要求15所述的方法，其特征在于，当各项事务之间的间隔大于预定数量的时钟周期时，发生锁回操作。

18.如权利要求17所述的方法，其特征在于，时钟周期的预定数量是驱动前缀周期和驱动后缀周期的数量的函数。

19.如权利要求15所述的方法，其特征在于，当接收到锁回指示时，不再跟踪应答。

20.如权利要求13所述的方法，其特征在于，还包括：在要求锁回操作的情况下，捕捉在总线上呈现的最后的值。

21.如权利要求13所述的方法，其特征在于，还包括使用旋钮来调节与***性能有关联的控制值。

22.如权利要求21所述的方法，其特征在于，旋钮包括截止旋钮和锁回旋钮中的至少一个旋钮。

23.如权利要求13所述的方法，其特征在于，还包括：当处理器识别出两个事务组的驱动后信号与驱动前信号之间将没有重叠时，执行锁回操作。

24.如权利要求13所述的方法，其特征在于，还包括：当从处理器核心接收到锁回指示时，停止跟踪应答。

25.一种并行端接***，其特征在于，包括：

第一个部件；

第二个部件；以及

将第一个部件耦合到第二个部件的一个并行端接总线，其中，第一个部件和第二个部件能够将数据、控制、地址、选通脉冲和其他信号驱动到总线上；其中，至少一个部件至少将选通脉冲信号连续驱动到总线上，以确保信号将不会浮动。

26.如权利要求25其特征在于，所述的电路，其特征在于，至少一个部件包括：

一个锁回控制器；

连接到锁回控制器的一个驱动使能电路；以及，

连接到驱动使能电路和总线的一个输入/输出缓冲器电路，用于当要求时将信号驱动到总线上。

27.如权利要求26所述的***，其特征在于，锁回控制器还包括：

用于跟踪第一个部件事务的至少一个同步选通脉冲计数器；

用于跟踪突出的第二个部件应答的第一个和第二个信源同步计数器电路；

连接到信源同步选通脉冲计数器及第一个和第二个同步计数器电路的比较器电路；以及，

连接到比较器的输出和第一个同步计数器电路的输出的一个“与”电路，用于产生一个锁回脉冲。

28.如权利要求26所述的***，其特征在于，驱动使能电路包括一个异步复位-置位优先触发器。

29.如权利要求26所述的***，其特征在于，输入/输出缓冲器电路包括：

连接到驱动使能电路的一个多路复用器电路；以及，

多个缓冲器，用于存储和释放出现在总线上的一个值或根据来自处理器核心的指令的另一个值。

30.一种用于基于处理器的***的电路，其特征在于包括：

一个锁回控制器；

连接到该锁回控制器的一个驱动使能电路；以及，

连接到驱动使能电路和并行端接总线的一个输入/输出缓冲器电路，用于当要求确保信号不会在总线上浮动时，将信号驱动到总线上。

31.如权利要求30所述的***，其特征在于，锁回控制器包括：

用于跟踪处理器事务的至少一个同步选通脉冲计数器；

用于跟踪突出的高速缓冲存储器应答的第一个和第二个信源同步计数器电路；

连接到信源同步选通脉冲计数器及第一个和第二个同步计数器电路的一个比较器电路；以及，

连接到比较器的输出和第一个同步计数器电路的输出的一个“与”电路，用于产生一个锁回脉冲。

32.如权利要求30所述的***，其特征在于，驱动使能电路包括一个异步复位-置位优先触发器。

33.如权利要求30所述的***，其特征在于，输入/输出缓冲器电路包括：

连接到驱动使能电路的一个多路复用器电路；以及，

多个缓冲器，用于存储和释放出现在总线上的一个值或根据来自处理器核心的指令的另一个值。

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