CN1332431C - 半导体器件的制造方法 - Google Patents
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- CN1332431C CN1332431C CNB2004100070532A CN200410007053A CN1332431C CN 1332431 C CN1332431 C CN 1332431C CN B2004100070532 A CNB2004100070532 A CN B2004100070532A CN 200410007053 A CN200410007053 A CN 200410007053A CN 1332431 C CN1332431 C CN 1332431C
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 195
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims description 169
- 238000000034 method Methods 0.000 claims description 117
- 238000009434 installation Methods 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 13
- 238000005520 cutting process Methods 0.000 claims description 13
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 230000000694 effects Effects 0.000 claims description 6
- 238000009933 burial Methods 0.000 claims description 5
- 238000005452 bending Methods 0.000 claims description 4
- 238000012545 processing Methods 0.000 abstract description 8
- 230000008569 process Effects 0.000 description 36
- 239000012528 membrane Substances 0.000 description 21
- 229910000679 solder Inorganic materials 0.000 description 20
- 239000010949 copper Substances 0.000 description 16
- 239000007789 gas Substances 0.000 description 14
- 239000010410 layer Substances 0.000 description 12
- 239000011248 coating agent Substances 0.000 description 10
- 238000000576 coating method Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 241000208202 Linaceae Species 0.000 description 9
- 235000004431 Linum usitatissimum Nutrition 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- 238000004806 packaging method and process Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 230000032683 aging Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 238000000227 grinding Methods 0.000 description 6
- 238000009623 Bosch process Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 5
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 5
- 238000001802 infusion Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 241000446313 Lamella Species 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 210000005069 ears Anatomy 0.000 description 4
- 238000009616 inductively coupled plasma Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 238000012536 packaging technology Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 238000005507 spraying Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000012190 activator Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- 239000003595 mist Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 240000001439 Opuntia Species 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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Abstract
一种半导体器件制造方法,包括孔部形成步骤,用于形成总宽度与其上形成电子元件的基板的部分有源表面侧中的开口部的宽度基本相同的孔部;曲面形成步骤,用于使所述孔部的底面弯曲同时保持孔部中底面的宽度与所述开口部的宽度基本相同;连接端子形成步骤,用于通过在所述孔部中埋入金属形成连接端子,所述连接端子起电子电路的外部电极的作用;以及暴露步骤,用于通过在所述基板背面上执行处理而暴露部分所述连接端子。
Description
技术领域
本发明涉及半导体器件的制造方法、通过该制造方法制造的半导体器件、以及设置有所述半导体器件的电子设备。
本发明要求于2003年5月25日提交的日本专利申请No.2003-82965的优先权,其内容结合于此作为参考。
背景技术
目前,由于诸如笔记本式计算机、PDA(个人数字助理)等的便携式电子设备,以及诸如传感器、微型机械和打印机头等装置的尺寸减小、重量减少的实现,涉及诸如设置在其中的半导体芯片等各种类型的电子元件的尺寸减小的研究和开发正在蓬勃发展。此外,为了提高附加值,也正在计划提高这些电子设备的高功能性,且也要求设置在这些电子设备内的电子原件也具有高功能性和高速度。
***LSI(大规模集成电路)是一个具有高功能性的电子元件的实例,但是需要时间使***LSI商业化。在目前的情况下,***LSI不能维持电子设备的近来开发周期。因此,已经提出SIP(封装内的***)技术。在SIP中,在***LSI中,在一个IC(集成电路)上设置了包含在***LSI中的多种功能中的各种功能,且将这些芯片接合以实现一个封装内的***LSI。
在SIP技术中,这通过三维层叠多个IC实现,但是为了使层叠的IC起***LSI的作用,每个IC都必须与其它IC电连接。常规地,在每个IC上形成的电极通过使用引线接合技术电连接,但是在通过引线接合进行的连接中,引线长度变长,从而对封装小型化构成了一定的限制。
因此,已经提出一种三维封装技术,其中通过在IC的底面上执行蚀刻工艺或研磨工艺使IC变薄,同时由金属组成的连接端子形成的穿过IC上表面和底面,并接合在层叠的IC上形成的连接部分,从而提供IC之间的电连接。例如,参看日本专利公开(JP-A)No.2001-44197中对这种三维封装技术的描述。
通过使用上述三维封装技术层叠芯片而制造的电子元件密封在密封树脂中,这样可能保证一定的可靠性。然而,如果电子元件安装在便携式电子装置中,由于可料想到将受到来自外界的强烈震动和冲击,因此有必要保证较高的强度。
为了进一步提高电子元件的可靠性,有必要提高在每个IC上形成的连接端子之间的接合强度。在使用三维封装技术制造的传统电子元件中,在IC上形成的连接端子的远端(与另一芯片接合的部分)通常为平面形状。因此,层叠的芯片的连接端子之间的接合为二维的,且存在接合强度较低的问题,从而可靠性较低。
考虑到上述问题,本发明的目的之一是提供一种半导体器件的制造方法和半导体器件,它们能提高层叠的半导体芯片的接合强度从而保证高可靠性、以及装有这种半导体器件的电子设备。
发明内容
本发明第一方面是半导体器件的制造方法,包括孔部形成步骤,用于形成孔部,所述孔部的总宽度与基板的、其上形成电子元件的有源(active)表面侧的一部分中的开口部的宽度大体相同;曲面形成步骤,用于使所述孔部的底面弯曲,同时保持孔部中底面的宽度与所述开口部的宽度大体相同;连接端子形成步骤,用于通过在所述孔部中埋入金属形成连接端子,所述连接端子起到电子电路的外部电极的作用;暴露步骤,用于通过在所述基板的背面上执行处理而暴露部分所述连接端子;以及在所述曲面形成步骤和所述连接端子形成步骤之间的绝缘膜形成步骤,用于在所述孔部的内壁和底面上形成绝缘膜,以及所述暴露步骤包括:第一蚀刻步骤,用于蚀刻所述基板的背面直到基板的厚度稍厚于连接端子的埋入深度;第二蚀刻步骤,用于通过以比所述第一蚀刻步骤中的蚀刻速度低的蚀刻速度蚀刻所述基板的背面而暴露形成在所述孔部内的绝缘膜;以及第三蚀刻步骤,用于通过蚀刻至少部分暴露的绝缘膜而暴露所述连接端子。
根据此方面,在基板的有源表面侧的一部分上形成总宽度与开口宽度基本相同的孔部,在孔部的底面上形成曲面,同时孔部底面的宽度保持与开口的宽度基本相同,通过在孔部中埋入金属形成连接端子,对基板背面进行处理以暴露部分连接端子,从而暴露的连接端子的远端已经形成曲面形状,该曲面已经形成在孔部。因此,能够通过提高此连接端子的接合面区域提高接合期间的接合强度,从而保证高的可靠性。此外,当已在底面上形成曲面形状时,底面的宽度保持与开口宽度基本相同,从而即使在连接端子以窄间距设置且连接端子的远端不比开口宽度大得多的情况下也可能使用本发明。
根据本发明,由于在第一蚀刻步骤中以高蚀刻速度进行蚀刻,在第二蚀刻步骤中以低蚀刻速度进行蚀刻,所以可缩短蚀刻基板背面所需的时间,同时,可精确调整变薄的基板的厚度和从基板背面突出的连接端子的长度。此外,由于连接端子是绝缘膜在孔部内壁和底面上形成之后形成的,所以可防止诸如电流漏泄等缺陷。
此外,根据第一方面的半导体器件的制造方法特征在于:曲面形成步骤是通过各向同性蚀刻使孔部底面成为近似半球形曲面的步骤。
根据本发明,由于通过各向同性蚀刻使孔部底面成为近似半球形曲面,所以可在不使处理步骤复杂化的情况下,仅通过增加简单的步骤就能使孔部的底面成为曲面。
此外,根据本发明第一方面的半导体器件的制造方法特征在于:暴露步骤是暴露部分连接端子且不改变连接端子形状的步骤。
根据本发明,由于暴露部分连接端子且改变连接端子的形状,所以可在接合期间获得高的接合强度且在连接端子远端的曲面的表面区域不会因为基板背面的处理而减少。
为了解决上述问题,根据本发明第二方面的半导体器件的制造方法包括凹凸形状形成步骤,其中在基板的部分有源表面侧上形成凹凸形状,在基板上形成电子电路;孔形成步骤,其中蚀刻其上已经形成凹凸形状的区域,以及形成孔部,所述孔部的总宽度与其上已经形成了凹凸形状的区域的宽度基本相同且其底面形状与凹凸形状基本相同;连接端子形成步骤,其中通过在孔部中埋入金属,形成起到电子电路外部电极作用的连接端子;以及暴露步骤,其中对基板背面进行处理以暴露部分连接端子。
根据这一方面,由于在基板的有源表面侧的一部分上形成了凹凸形状,因此暴露的连接端子的远端具有已经在孔部的底面处形成的凹凸形状,蚀刻其上已经形成了凹凸形状的区域,且形成其总宽度与其上已经形成凹凸形状的区域的总宽度基本相同、而其底面形状与凹凸形状基本相同的孔部,通过在孔部中埋入金属形成起到电子电路外部电极作用的连接端子,且对基板背面进行处理以暴露部分连接端子。因而,通过提高连接端子的接合表面区域,可提高接合期间的接合强度。此外,由于连接端子的宽度与在基板上形成的凹凸形状的区域的总宽度大致相同,所以在以窄间距设置连接端子且连接端子的远端不比开口宽度大得多的情况下也可使用本发明。
此外,根据本发明第二方面的半导体器件的制造方法的特征在于:暴露步骤是暴露部分连接端子而不改变连接端子形状的步骤。
根据本发明,由于暴露部分连接端子而不改变形成在孔部内的连接端子的形状,所以可在接合期间获得的高接合强度且在连接端子远端的曲面的表面区域不因为基板背面的处理而减少。
此外,根据本发明第二方面的半导体器件制造方法的特征在于:包括在曲面形成步骤和连接端子形成步骤之间的绝缘膜形成步骤,用于在孔部的内壁和底面上形成绝缘膜,且暴露步骤包括第一蚀刻步骤,其中基板背面被蚀刻直到基板厚度约稍厚于连接端子的埋入深度;第二蚀刻步骤,其中通过以比第一蚀刻步骤中的蚀刻速度低的蚀刻速度蚀刻基板背面而暴露在孔部内侧形成的绝缘膜;以及第三蚀刻步骤,其中通过蚀刻至少一部分暴露的绝缘膜而暴露连接端子。
根据本发明,由于在第一蚀刻步骤中以高蚀刻速度进行蚀刻,在第二蚀刻步骤中以低蚀刻速度进行蚀刻,所以可缩短蚀刻基板背面所需的时间,同时,可精确调整变薄的基板的厚度和连接端子从基板背面突出的量。此外,由于连接端子是在孔部内壁和底面上的绝缘膜形成之后形成的,所以可防止诸如电流漏泄等缺点。
为了解决上述问题,根据本发明第三方面的半导体器件的制造方法包括掩膜形成步骤,其中在基板的部分有源表面侧上设置的孔形成区域处形成具有多个孔的掩膜,在所述基板上形成电子电路;凹凸孔形成步骤,其中形成的孔部,所述孔部的总宽度与孔形成区域的宽度基本相同、其底面具有凹凸形状,该凹凸形状采用在基板的表面方向将所述孔微微拓宽的蚀刻方法,通过形成在掩膜内的每个孔蚀刻基板而形成;连接端子形成步骤,其中通过在孔部中埋入金属,形成起电子电路的外部电极作用的连接端子;以及暴露步骤,其中对基板背面进行处理以暴露部分连接端子。
根据本发明,形成最终的孔部,所述孔部的总宽度与孔形成区域上的宽度基本相同,且其底面具有凹凸形状,所述凸凹形状通过形成在孔形成区域具有多个孔的掩膜并通过经由已经形成在掩膜内的每个孔部蚀刻基板而形成,从而在基板表面方向上产生轻微加宽,其中所述孔形成区域设置在有源表面的一部分中,通过在这些孔部中埋入金属并在基板背面上进行处理以暴露部分连接端子而形成连接端子。由此,暴露的连接端子的远端已经得到在孔部底面形成的凹凸形状。因此,可通过增加这些连接端子的接合表面积提高接合期间的接合强度,从而可保证高可靠性。此外,连接端子的总宽度与孔形成区域处的宽度基本相同,从而即使在以窄间距布置连接端子且端子的远端不会变得比开口的宽度大得多的情况下也可使用本发明。
此外,根据本发明第三方面的半导体器件的制造方法的特征在于:暴露步骤是暴露部分连接端子而不改变连接端子形状的步骤。
根据本发明,由于暴露部分连接端子而不改变连接端子的形状,所以可在接合期间获得高的接合强度且在连接端子远端的曲面的表面积不因基板背面的处理而减少。
此外,根据本发明第三方面的半导体器件制造方法的特征在于:包括在曲面形成步骤和连接端子形成步骤之间的绝缘膜形成步骤,用于在孔部的内壁和底面上形成绝缘膜,且暴露步骤包括第一蚀刻步骤,其中基板背面被蚀刻直到基板厚度约稍微大于连接端子的埋入深度;第二蚀刻步骤,其中通过以比第一蚀刻步骤中的蚀刻速度低的蚀刻速度蚀刻基板背面而暴露在孔部内形成的绝缘膜;以及第三蚀刻步骤,其中通过蚀刻至少部分暴露的绝缘膜而暴露连接端子。
根据本发明,由于在第一蚀刻步骤中以高蚀刻速度进行蚀刻,在第二蚀刻步骤中以低蚀刻速度进行蚀刻,所以可缩短蚀刻基板背面所需的时间,同时,可精确调整变薄的基板的厚度和连接端子从基板背面突出的量。此外,由于连接端子是在孔部内壁和底面上的绝缘膜形成之后形成的,所以可防止诸如电流漏泄等缺点。
为了解决上述问题,根据本发明第四方面的半导体器件的制造方法的特征在于:包括切割步骤,其中通过上述任何半导体器件制造方法制造的半导体器件被切割成单独的半导体芯片;层叠步骤,其中将同一类型或不同类型的半导体芯片进行层叠;以及端子接合步骤,其中将在层叠的半导体芯片上形成的连接端子接合在一起。
根据本发明,其中将连接端子远端的形状具有弯曲形状或凹凸形状的半导体器件切割成单独的半导体芯片,将同一类型或不同类型的半导体芯片进行层叠,且将形成在半导体芯片上的连接端子接合在一起,从而可提高层叠的半导体芯片的接合强度。结果,可制造具有高可靠性的三维封装结构的半导体器件。
为了解决上述问题,根据本发明第五方面的半导体器件的制造方法的特征在于:包括切割步骤,其中将通过上述任何半导体器件制造方法制造的半导体器件进行切割;安装步骤,其中在上面形成连接部分的基板上单个地或多个地(in plurality)安装同类型的半导体芯片或不同类型的半导体芯片;以及接合步骤,其中将在层叠的半导体芯片上形成的连接端子接合在一起,或将连接部分和连接端子接合在一起。
根据本发明,其中将端子远端的形状具有弯曲形状或凹凸形状的半导体器件切割成单独的半导体芯片,将同一类型或不同类型的半导体芯片安装在安装基板上,且将在半导体芯片上形成的连接端子接合在一起,或将在半导体芯片上形成的连接端子和在安装基板上形成的连接部分相接合,从而可提高层叠的半导体芯片的接合强度或半导体芯片和安装基板之间的接合强度。结果,可在具有高可靠性的三维封装结构中制造半导体器件。
本发明的半导体器件的特征在于:用上述任何半导体器件的制造方法制造。
此外,为了解决上述问题,本发明的半导体器件的特征在于:提供有源表面上形成电子电路的变薄基板,和连接端子,所述连接端子起电子电路的外部电极的作用并通过从有源表面侧到背面侧穿过基板形成,且在连接端子在基板背面侧的远端具有曲面。
根据本发明,通过穿过基板形成连接端子,且基板背面侧的端子的远端形状为曲面,从而可增加连接端子的接合表面积。
此处,在本发明的半导体器件中,连接端子的远端优选为近似半圆形曲面或凹凸形状。
此外,本发明的半导体器件的特征在于:上述任何半导体器件以多个层叠,且连接端子接合在一起。
根据本发明,由于半导体器件以多个层叠且具有增加的接合表面积的连接端子接合在一起,可提高接合强度,从而可能提高三维封装结构的可靠性。
此外,本发明的半导体器件的特征在于:提供其上已经形成连接部分的安装基板,并具有安装在安装基板上的一个或多个上述任何半导体器件,且连接端子接合在一起或使连接部分和连接端子接合。
根据本发明,半导体器件以多个层叠在安装基板上,且具有增加的接合表面积的连接端子接合在一起或具有增加的接合表面积的连接端子和安装基板接合,从而可提高接合强度及提高三维封装结构的可靠性。
本发明的电子设备的特征在于:设置有上述任何半导体器件。
附图说明
图1A和图1B示出根据本发明第一实施例的半导体器件的制造方法的工艺过程图。
图2A和图2B示出根据本发明第一实施例的半导体器件的制造方法的工艺过程图。
图3A和图3B示出根据本发明第一实施例的半导体器件的制造方法的工艺过程图。
图4A和图4B示出根据本发明第一实施例的半导体器件的制造方法的工艺过程图。
图5A至图5C示出根据本发明第一实施例的半导体器件的制造方法的工艺过程图。
图6示出根据本发明第一实施例的半导体器件的制造方法的工艺过程图。
图7A和图7B示出根据本发明第二实施例的半导体器件的制造方法的工艺过程图。
图8A和图8B示出根据本发明第二实施例的半导体器件的制造方法的工艺过程图。
图9A和图9B示出根据本发明第二实施例的半导体器件的制造方法的工艺过程图。
图10A和图10B示出根据本发明第二实施例的半导体器件的制造方法的工艺过程图。
图11A至图11C示出根据本发明第二实施例的半导体器件的制造方法的工艺过程图。
图12示出根据本发明第二实施例的半导体器件的制造方法的工艺过程图。
图13A和图13B示出根据本发明第三实施例的半导体器件的制造方法的工艺过程图。
图14A和图14B示出根据本发明第三实施例的半导体器件的制造方法的工艺过程图。
图15A和图15B示出根据本发明第三实施例的半导体器件的制造方法的工艺过程图。
图16A至图16C示出根据本发明第三实施例的半导体器件的制造方法的工艺过程图。
图17示出根据本发明第三实施例的半导体器件的制造方法的工艺过程图。
图18示出根据本发明的实施例的电子设备的一个实例。
图19示出根据本发明的实施例的电子设备的另一实例。
具体实施方式
下面,将参看附图说明根据本发明的实施例的半导体器件的制造方法、半导体器件、以及电子设备。
根据第一实施例的半导体器件制造方法
图1A至图6示出根据本发明第一实施例的半导体器件的制造方法的工艺过程图。图1A示出处于晶片状态的部分基板的横截面图,所述部分基板是处理目标。基板10举例来说是Si(硅)基板,且在其有源表面10a侧上形成有与布线(未示出)一起的电子元件及起电子电路的外部电极作用的电极垫(pad),所述电子元件包括晶体管、存储元件、及其他电元件。相反,在基板10的背面10b上未形成这些电子电路。基板10的厚度约为500μm。
如图1A所示,在基板10上,通过依次形成包括氧化膜(SiO2)的绝缘膜、包括硼磷硅酸盐玻璃(BPSG)的中间层绝缘膜而形成绝缘膜12,其中SiO2是基板10的基本材料。此外,在部分绝缘膜12上的位置处,形成与在基板10的有源表面10a上形成的电子电路电连接的电极垫14。通过依次沉积包含Ti(钛)的第一层、包含TiN(一氮化钛)的第二层、包含AlCu(铝/铜)的第三层、包含TiN的第四层(保护层)形成电极垫14。注意,在电极垫14下面未形成电子电路。
举例来说,通过使用溅射在绝缘膜12的整个表面上形成包含第一至第四层的叠层表面结构,然后使用抗蚀剂等使叠层表面结构具有预定形状,形成电极垫14。注意,在本实施例中,虽然将通过上述叠层结构形成的电极垫14用作说明实例,但是也可仅使用Al形成电极垫14,优选使用具有低电阻的铜形成电极垫14。此外,电极垫14不限于上述结构,且可根据必需的电特性、物理特性、以及化学特性作适当的修改。
此外,在上述绝缘膜12上,形成覆盖电极垫14的钝化膜。此钝化膜16优选由SiO2(二氧化硅)、一氮化硅(SiN)、聚亚胺树脂、或类似物、或其中SiO2层叠在SiN上的结构,或相反的结构形成。此外,钝化膜16的厚度优选大于或等于2μm、小于或等于6μm。
在具有上述结构的基板上执行以下步骤,首先打开在有源表面10a上形成的电极垫14,并将基板10蚀刻以形成孔部H3。首先,使用诸如旋涂法、浸渍法、喷涂法等的方法将抗蚀剂涂覆在图1A所示的钝化膜16的整个表面上。注意,这种抗蚀剂是为了打开覆盖电极垫14的钝化膜16而使用的,且可以是光致抗蚀剂、电子束抗蚀剂、或X射线抗蚀剂,且可以是正抗蚀剂或负抗蚀剂。
当将抗蚀剂涂覆到钝化膜16时,在执行预烘焙后,使用上面形成有预定图案的掩膜进行暴露处理和显影处理,并使抗蚀剂成形为预定形状。注意,根据电极垫14的开口的形状和形成在基板10中的孔的形状设置抗蚀剂的形状。当完成抗蚀剂的图案化后,如图1B所示,在进行预烘焙后,蚀刻覆盖电极垫14的部分钝化膜16以形成开口部H1。图1B示出钝化膜16已打开以形成开口部H1的状态。
而且,优选将干蚀刻用于蚀刻钝化膜16中。干蚀刻可包括反应离子蚀刻(RIE)。此外,也可将湿蚀刻用于蚀刻钝化膜16中。根据在下述步骤中形成的电极垫14的开口形状和在基板10中形成的孔的横截面形状确定在钝化膜16中形成的开口部H1的横截面形状。开口部H1的横截面形状的直径约等于在电极垫14中形成的开口的直径和在基板10中形成的孔的直径,例如50μm。
当上述步骤完成后,使用形成开口部H1的钝化膜16上的抗蚀剂作为掩膜通过干蚀刻打开电极垫14。图2A示出其中开口部H2通过打开电极垫14形成的状态。注意,在图1A、图1B、图2A、图2B中未示出抗蚀剂。如图2A所示,在钝化膜16中形成的开口部H1的直径和在电极垫14上形成的开口部H2的直径近似相等。注意,可将RIE用于干蚀刻。
接着,使用在上述步骤中用作掩膜的抗蚀剂蚀刻绝缘膜12。如图2B所示,使基板10暴露。图2B示出其中为了暴露部分基板10已蚀刻绝缘膜12的状态。随后,使用解吸液、灰化等剥去在钝化膜16上形成并用作开口掩膜的抗蚀剂。
注意,在上述工艺中,虽然可使用相同的抗蚀剂掩膜重复蚀刻,但是毫无疑问,可在完成每个蚀刻步骤后再次将抗蚀剂图案化。此外,在打开在电极垫14中形成的开口部H2后,还可剥去抗蚀剂、将电极垫14的上表面的TiN用作掩膜、蚀刻绝缘膜12、并如图2B所示暴露基板10。此外,考虑到每个蚀刻时间的选择比,有必要使抗蚀剂变厚。
当完成上述步骤后,通过使用干蚀刻并将钝化膜16用作掩膜蚀刻基板10,形成孔部H3(孔部形成步骤)。蚀刻基板10的深度约为70μm,因此就制造效率而言,优选使用在日本专利申请公开(JP-A)No.2002-93776中披露的Si高速蚀刻法,或可使用在US专利5,501,893中披露的Bosch工艺法进行各向异性蚀刻。在高速蚀刻法的情况下,可将包含SF6/O2的混合气体用作蚀刻气体,在使用博希(Bosch)工艺法的情况下,可使用SF6/C4F8。而且,此处除RIE之外,可将ICP(感应耦合等离子体)用于干蚀刻。
图3A示出已蚀刻基板10和形成孔部H3的状态。如图3A所示,由于将钝化膜16用作掩膜蚀刻基板10,在基板10中形成的孔H3的直径近似等于在钝化膜16中形成的开口部H1的直径。结果,在钝化膜16中形成的开口部H1的直径和在基板10中形成的孔H3的直径基本相等。此外,可根据最终形成的半导体芯片的厚度大体设置孔部H3的深度。此外,由于使用各向异性蚀刻形成孔部H3,所以孔部H3的底面为平面状。
接着,使在基板10中形成的孔部H3的底面弯曲的步骤(曲面形成步骤)。在此步骤中,使用形成孔部H3时使用的掩膜,用与形成孔部H3所使用的蚀刻方法相似的蚀刻方法执行各向同性刻蚀。当形成上述孔部H3时,在使用其中包含SF6/O2的混合气体用作蚀刻气体的Si高速蚀刻法的情况下,通过增加SF6的气体比例或仅将SF6用作蚀刻气体执行各向同性刻蚀使孔部H3的底面弯曲。此外,在形成孔部H3时,在使用其中SF6/C4F8用作蚀刻气体的Bosch工艺法的情况下,通过停止蚀刻和仅将SF6用作蚀刻气体执行各向同性刻蚀使孔部H3的底面具有曲面形状。
此外,上面已经对蚀刻气体的成分随着从各向异性刻蚀改变到各向同性刻蚀的方法而改变进行了说明,但是除了改变蚀刻气体的成分,通过降低偏压或对蚀刻气体进行高的增压使各向异性刻蚀转变成各向同性刻蚀。此外,可仅通过降低偏压或对蚀刻气体进行高的增压进行转变。
图3B是横截面图,示出在基板10中形成的孔部H3的底面已经具有曲面形状的状态。在图3所示的实例中,可以理解,已经形成具有近似半球形状的曲面。此外,可以理解,即使当通过执行各向同性刻蚀使孔部H3的底面具有曲面形状时,孔部H3的总直径(宽度)与开口部H1和H2的直径基本相等。
在完成上述步骤时,接着在钝化膜16上和孔部H3的内壁和底面上形成绝缘膜18(绝缘膜形成步骤)。图4A是横截面图,示出绝缘膜18已经在钝化膜16上和孔部H3的内壁和底面上形成的状态。为了防止由于氧气和水使基板出现电流漏泄、造成腐蚀等而设置了此绝缘膜18,并且可使用通过用PECVD(等离子体增强化学气相沉积)形成的原硅酸四乙酯(Si(OC2H5)4;下面称之为TEOS),即,使用PE-TEOS或臭氧CVD形成TEOS,或使用O3-TEOS或CVD形成二氧化硅。而且,绝缘膜18的厚度例如是1μm。
接着,使用诸如旋涂法、浸渍法、喷涂法等方法将抗蚀剂涂覆在绝缘膜18的整个表面上。也可使用干膜抗蚀剂。所述抗蚀剂用于打开部分电极垫14上方的区域,且可以是光致抗蚀剂、电子束抗蚀剂、或X射线抗蚀剂,且可以是正抗蚀剂或负抗蚀剂。
当将抗蚀剂涂覆到绝缘膜18上时,在执行预烘焙后,使用上面形成有预定图案的掩膜进行暴露处理和显影处理,并使抗蚀剂成形为其中抗蚀剂仅留在不同于电极垫14和孔部H3的部分上及它们附近区域上的形状。这种形状举例来说可以是以孔部H3为中心的环形。在完成抗蚀剂的图案化时,在执行后烘焙后,去除覆盖部分电极垫14的绝缘膜18和钝化膜16,并打开电极垫14的一部分。此外,优选将干蚀刻用于这种蚀刻中。干蚀刻可以是反应离子蚀刻(RIE)。此外,蚀刻可以使用湿蚀刻。而且,在这种情况下,也同时去除形成电极垫14的第四层。
图4B是横截面图,示出已经去除覆盖电极垫14的部分绝缘膜18和钝化膜16的状态。如图4B所示,电极垫14上方的区域已经成为开口部H4,部分电极垫14已经暴露。由于所述开口部H4,可连接在随后步骤中形成的连接端子20和电极垫14。因此,可在与已经形成孔部H3的位置不同的位置处形成开口部H4。还可以在其附近区域中形成开口部H4。
在本实施例中,对在电极垫14的中心附近形成孔部H3(开口部H1)的情形给出了实例。因此,考虑到使电极垫14暴露的表面积较大会使电极垫14和随后形成的连接端子之间的连接电阻较小,优选形成环绕孔部H3的开口部H4。此外,孔部H3的形成位置不必位于电极垫14的中心附近。而且,当通过去除覆盖电极垫14的绝缘膜18和钝化膜16的部分而暴露部分电极垫14时,在去除期间使用的抗蚀剂使用解吸液剥去。
在完成上述步骤时,接着执行形成底层膜的步骤。由于在基板10的整个表面上形成底层膜,所以在电极垫14的暴露部分和孔部H3的内壁和底面上也形成底层膜。此处,底层膜包含阻挡层和薄片层,且通过首先形成阻挡层然后在阻挡层上形成薄片层形成。阻挡层举例来说由TiW制成,薄片层举例来说由Cu制成。
举例来说使用IMP(离子金属等离子体)法、或诸如真空沉积、溅射、或离子电镀等PVD(物理汽相沉积)法形成阻挡层和薄片层。底层膜充分覆盖电极垫14和绝缘膜18之间的台阶,并在电极垫14和绝缘膜18(包括孔部H3的内部)上连续形成。此外,形成底层膜的阻挡层的厚度举例来说为约100μm,薄片层的厚度举例来说为约几百μm。
在完成底层膜的形成时,将电镀抗蚀剂涂覆于基板10的有源表面10a上,并通过如此图案化以使仅打开形成连接端子20的部分形成电镀抗蚀剂图案(未示出)。随后,执行电解Cu电镀,将Cu(铜)埋入基板10的开口部H3和电镀抗蚀剂图案的开口部中,从而形成连接端子20(连接端子形成步骤)。
图5A是横截面图,示出通过执行电解Cu电镀形成连接端子20的状态。如图5A所示,连接端子20具有凸出穿过基板10的有源表面10a的凸出形状,同时具有部分埋入基板10中的形状。此外,在由参考字母C表示的位置处,连结端子20电连接到电极垫14。当连接端子20形成时,剥去在基板10上形成的电镀抗蚀剂图案。
在完成上述步骤时,执行以下步骤,通过在基板10的背面10b上执行加工使基板10变薄,暴露通过埋入基板10中形成的连接端子20(暴露步骤)。为了使基板10变薄而在基板10的背面10b上执行的加工方法可使用背面研磨或背面蚀刻。此处,用使用蚀刻使基板10变薄的方法作为实例进行说明。
对基板10的背面10b进行蚀刻,直到基板10的厚度约为50μm,且连接端子从基板10的背面10b突出的量已经达到预定的量(例如,约20μm)。在本实施例中,仅使用一种蚀刻工艺不能完成蚀刻工艺,但是可执行不同的蚀刻工艺两次。这是为了通过缩短蚀刻所需时间提高效率,同时精确控制基板10的厚度和连接端子20的突出量。
在本实施例中,在首先执行的蚀刻(第一蚀刻步骤)中,将基板蚀刻到例如400μm和几十μm,使基板10的厚度比连接端子埋入的深度稍厚,且连接端子20还没有从基板10的背面暴露。此外,在接着执行的蚀刻(第二蚀刻步骤)中,连接端子20从基板10的背面暴露,基板10的厚度约为50μm,且连接端子从基板10的背面突出的量约为20μm。图5B是横截面图,示出已在基板10上执行第二蚀刻步骤的状态。
在上述第一蚀刻步骤中,由于蚀刻量较大,就效率而言,有必要将蚀刻速度设定为高速。在接着执行的蚀刻(第二蚀刻步骤)中,因为必须精确控制基板10和连接端子20的厚度,必须以低于第一蚀刻步骤中的蚀刻速度的时刻速度执行蚀刻。当蚀刻基板10的背面时,使用干蚀刻或湿蚀刻执行第一和第二蚀刻步骤,且还可在第一和第二蚀刻中在干蚀刻和湿蚀刻之间转换。
此外,在第一蚀刻步骤中执行湿蚀刻的情况下,可将HF(氟化氢)和HNO3(氮化物)的混合物用作蚀刻液。在将HF(氟化氢)和HNO3(氮化物)的混合物用作蚀刻液的情况下,当将HF和HNO3的体积比设定为1∶4.5,并将液体温度设定为25时,可得到约为37.8μm/min的蚀刻速度。在执行湿蚀刻的情况下,例如可使用采用浸渍法或旋转蚀刻设备的湿蚀刻。当使用旋转蚀刻设备时,薄片加工成为可能。
当在基板10上执行第一和第二蚀刻时,考虑了蚀刻面积的蚀刻速度和是否可执行分批加工或薄片加工被考虑到,并且可选择使得蚀刻具有总体高效率的蚀刻方法。此外,湿蚀刻中的蚀刻速度不受蚀刻面积的量控制,而在干蚀刻中,蚀刻速度受蚀刻面积的量控制。
在通过执行第一和第二蚀刻完成基板10的背面10b的蚀刻时,如上所述,连接端子20从基板10的背面10b突出约20μm,但是由于存在绝缘膜18和底层膜(未示出),连接端子20自身未暴露。因此,接着,依次执行蚀刻从基板10背面突出的绝缘膜18和底层膜(未示出)的步骤(第三蚀刻步骤)。使用氧化干蚀刻蚀刻绝缘膜18,使用金属干蚀刻或湿蚀刻蚀刻底层膜(未示出)。
图5C是横截面图,示出已经蚀刻绝缘膜18和底层膜的状态。如图5C所示,部分连接端子20从变薄的基板10的背面突出。在基板10的有源表面10a侧上突出的部分连接端子20和从基板10的背面10b突出的部分的高度约为20μm,基板10的厚度约为50μm。此外,可理解,当连接端子20通过上述第一蚀刻步骤至第三蚀刻步骤从基板10的背面突出时,暴露的连接端子20的形状未改变,并且这种形状精确符合在孔部H3的底面处形成的半球形曲面。
而且,此处,说明了基板10通过蚀刻变薄以暴露连接端子20的方法,但是也可通过研磨背面执行变薄。背面研磨可使用基板10的厚度变薄到连接端子20埋入深度的步骤,优选使用连接端子20从基板10的背面10b暴露的步骤,接着使用去除绝缘膜18和底层膜的步骤。原因在于,连接端子20的远端也是接地的,从而形状举例来说可以成为平面状。
在完成上述步骤时,在连接端子20的一端上形成无铅焊料(Sn/Ag)。注意,未示出无铅焊料。在完成无铅焊料的形成时,切割处于晶片状态的基板10,并分离各个半导体芯片(切割步骤)。此处,可沿预先在基板10中切割的直线(位置线)对基板10进行切割。
接着,将各个分离的半导体芯片进行层叠以产生三维封装结构(层叠步骤)。为了层叠半导体芯片,首先执行将焊接活化剂(亚麻)涂覆到在已形成在半导体芯片中的连接端子20上形成的无铅焊料上的步骤。在将半导体芯片层叠在一起时,所述亚麻借助于粘附力保持半导体芯片,从而不会发生层叠的半导体芯片的不对齐。同时,还将位于已形成在半导体芯片上的连接端子20的表面上的氧化膜剥去。
在亚麻的涂覆已完成时,如图6所示,使半导体芯片C1和半导体芯片C2对齐,并将半导体芯片C1层叠在半导体芯片C2上。此处,层叠的半导体芯片可以是相同类型(即,在基板上形成的电子电路是相同的)也可以使不同类型(即,在基板上形成的电子电路是不同的)。
在完成上述步骤后,将层叠的半导体芯片C1和C2设置在回流(reflow)设备中,形成在半导体芯片C1和C2上的连接端子20的远端上设置的无铅焊料熔化,并在半导体芯片C1上形成的连接端子20和半导体芯片C2上形成的连接端子20焊接在一起(接合步骤)。如图6所示,在背面侧(半导体芯片C2侧)形成在半导体芯片C1上的连接端子20的远端具有曲面形状,由于无铅焊料22的焊接面积较大,所以焊接强度提高,从而可能实现可靠性的提高。
注意,如图6所示,对层叠半导体芯片C1和半导体芯片C2的情形的实例进行了说明,但是在通过切割基板10而获得的半导体芯片被安装在诸如***物等安装基板上的情况下,可使用与将半导体芯片层叠在一起的情形相同的步骤安装半导体芯片。在这种情况下,对齐形成在安装基板上的作为连接部分的连接端子和形成在半导体芯片上的连接端子20,接着将半导体芯片安装在***物上(安装步骤),并焊接连接电极和连接端子(接合步骤)。
此外,在不同于在***物上安装半导体芯片的构造中,代替***物,可使用W-CSP(晶片级芯片尺度封装)将加工过的半导体器件层叠在基板上。此处,W-CSP技术表示其中在同时执行线路重布和改线及树脂密封且仍处于晶片形式之后,分离各个芯片的技术。当使用W-CSP技术将加工过的半导体器件层叠在基板上时,可将半导体芯片层叠在通过线路重布和改线形成的电极上,且在处于晶片状态的基板中形成与在半导体芯片C1和C2上形成的连接端子相同的连接端子,且可将这些连接端子和在半导体芯片上形成的连接端子焊接和层叠。
根据第二实施例的半导体器件制造方法
图7至图12是步骤图,示出根据本发明第二实施例的半导体器件的制造方法。同样,在此实施例中,首先,使用具有在图1A中形成的结构的基板10,依次执行钝化膜16的打开、电极垫14的打开、以及绝缘膜12的打开,且如图2B所示,部分基板10的暴露与第一实施例中相同。
在本实施例中,在暴露部分基板10的开口部H1和H2中,形成具有预定形状的掩膜,其中所述基板10具有图2B所示形状。图7A是横截面图,示出掩膜已经在开口部H1和H2中形成的状态,图7B示出掩膜实例的顶面的图示。在开口部H1和H2内形成的掩膜30用于将凹凸形状给予通过蚀刻基板10形成的孔部H5的底面。掩膜30是具有宽度小于通过蚀刻基板10形成的孔H5的直径的任意形状的图案,并形成多个。在本实施例中,如图7所示,形成多个圆柱形掩膜。注意,掩膜30的形状、数量、和排列是任意的。
在已完成掩膜30的形成时,使用掩膜30蚀刻在基板10上暴露的位置(在开口部H1和H2中暴露的位置),并且已经给予这些位置凹凸形状(凹凸形状形成步骤)。图8A是横截面图,示出通过蚀刻基板10中暴露的位置形成凹凸形状的状态。基板10的蚀刻量约为1μm到10μm。当凹凸形状形成时,在已经去除形成在开口部H1和H2中的掩膜后,在基板10的上表面和开口部H1和H2内形成诸如SiO2等氧化膜32。
图8B是横截面图,示出氧化膜32已经形成的状态。在完成氧化膜32的形成后,通过蚀刻仅去除在开口部H1和H2内形成的氧化膜32。图9A示出氧化膜32已经图案化的状态的图示。但上述步骤完成时,通过使用干蚀刻蚀刻基板10形成孔部H5(孔形成步骤)。因为蚀刻基板10的深度约为60μm到70μm,所以优选使用上述Si高速蚀刻法或Bosch工艺法执行各向异性蚀刻。在使用Si高速蚀刻法时,可将包含SF6/O2的混合气体用作蚀刻气体,在使用Bosch工艺法时,可使用SF6/C4F8。注意,除RIE之外,可将ICP(感应耦合等离子体)用于干蚀刻。
图9B是横截面图,示出孔部H5已经通过蚀刻基板10形成的状态。参看图9B,可理解,所形成的孔部H5的总直径与开口部H1和H2的直径大约相同。此外,可理解,孔部H5的底面符合图9A所示步骤中形成的凹凸形状。在完成上述步骤时,接着在氧化膜32上和孔部H5的内壁和底面上形成绝缘膜34(绝缘膜形成步骤)。图10A是横截面图,示出绝缘膜34已经在氧化膜32上、孔部H5的内壁和底面上形成的状态。所述绝缘膜34与在第一实施例中形成的绝缘膜一样,举例来说,为了防止由于氧气和水使基板10出现电流漏泄、造成腐蚀等而设置,并使用与第一实施例中相同的方法形成。
接着,使用诸如旋涂法、浸渍法、喷涂法等方法将抗蚀剂涂覆在绝缘膜34的整个表面上。也可使用干膜抗蚀剂。注意,所述抗蚀剂用于打开部分电极垫14上方的区域,且可以是光致抗蚀剂、电子束抗蚀剂、或X射线抗蚀剂,且可以是正抗蚀剂或负抗蚀剂。
当将抗蚀剂涂覆到绝缘膜34时,在执行预烘焙后,使用具有预定形状的掩膜进行暴露处理和显影处理。并将抗蚀剂图案化为其中抗蚀剂仅留在不同于电极垫14和孔部H3及其附近的区域的部分上的形状。这种形状举例来说可以是以孔部H5为中心的环形。在完成抗蚀剂的图案化时,在执行后烘焙后,去除覆盖部分电极垫14的绝缘膜34、氧化膜32、和钝化膜16,并打开部分电极垫14。
图10B是横截面图,示出已经去除覆盖电极垫14的绝缘膜34、氧化膜32、和钝化膜16的部分。如图10B所示,电极垫14上方的区域作为开口部H6,部分电极垫14已经暴露。由于开口部H6,可连接在以下步骤中形成的连接端子36和电极垫14。因此,可在形成孔部H5的位置的外部形成开口部H6,另外,也可在它们的附近形成。此外,与第一实施例相同,考虑到使得电极垫14和随后形成的连接端子之间的连接电阻较小,优选使电极垫14暴露的表面积较大。此外,孔部H5的形成位置不必位于电极垫14的中心附近。注意,当去除覆盖电极垫14的绝缘膜34、氧化膜32、和钝化膜16并暴露部分电极垫14时,在去除期间使用的抗蚀剂用解吸液剥去。
在完成上述步骤时,接着执行形成底层膜的步骤。注意,未示出所述步骤和底层膜。由于底层膜的形成方法与第一实施例中相同,所以此处省略对其的说明。在完成底层膜的形成时,将电镀抗蚀剂涂覆于基板10的有源表面10a上,仅将形成连接端子36的部分图案化为打开状态,并且形成电镀图案(未示出)。随后,通过Cu电解电镀,将Cu(铜)埋入基板10的开口部H5和电镀抗蚀剂图案的开口部中,从而形成连接端子36(连接端子形成步骤)。
图11A是横截面图,示出通过执行Cu电解电镀形成连接端子36的状态。如图5A所示,连接端子36具有在基板10的有源表面10a上凸出的凸出形状,同时其部分埋入基板10中。此外,在由参考字母C表示的位置处,连结端子36电连接到电极垫14。当连接端子36形成时,剥去在基板10上形成的电镀抗蚀剂图案。
在完成上述步骤时,执行以下步骤,通过在基板10的背面10b上进行加工使基板10变薄,暴露通过埋入基板10中形成的连接端子36(暴露步骤)。与第一实施例相同,为了使基板10变薄而在基板10的背面10b上执行的加工方法可使用包含第一蚀刻步骤到第三蚀刻步骤的蚀刻方法。注意,也可使用背面研磨步骤代替第一蚀刻步骤。
对基板10的背面10b进行蚀刻(第一蚀刻步骤和第二蚀刻步骤),直到基板10的厚度约为50μm,且连接端子从基板10的背面10b突出的量达到预定量(例如,约20μm)。图11B是横截面图,示出第二蚀刻步骤已在基板10上执行的状态。如图11B所示,由于连接端子36未被暴露且这些连接端子用绝缘膜34等覆盖,执行通过第三蚀刻步骤去除绝缘膜34的部分的步骤。
图11C是横截面图,示出已经蚀刻绝缘膜34和底层膜的状态。如图11C所示,部分连接端子36从变薄的基板10的背面突出。此外,当连接端子36通过上述第一蚀刻步骤至第三蚀刻步骤从基板10的背面暴露时,暴露的连接端子36的形状未改变,且可以理解,暴露的连接端子36大体上符合在孔部H5的底面处形成的凹凸形状。
在完成上述步骤时,在连接端子36的任一远端上形成无铅焊料(Sn/Ag)。注意,未示出无铅焊料。在完成无铅焊料的形成时,切割处于晶片状态的基板10,并分离各个半导体芯片(切割步骤)。此处,可沿预先在基板10中切割的直线(位置线)对基板10进行切割。
接着,将已分离的各个半导体芯片进行层叠以产生三维封装结构(层叠步骤)。为了层叠半导体芯片,首先执行将焊接活化剂(亚麻)涂覆到在已形成在半导体芯片中的连接端子36上形成的无铅焊料上的步骤。在将半导体芯片层叠在一起时,所述亚麻借助于粘附力保持半导体芯片,从而不会发生层叠的半导体芯片的不对齐。同时,还将位于已形成在半导体芯片上的连接端子36的表面上的氧化膜剥去。
在已完成亚麻的涂覆时,如图12所示,通过使半导体芯片C3和半导体芯片C4对齐以使在半导体芯片中形成的每个连接端子36的位置对齐,将半导体芯片C3层叠在半导体芯片C4上。此处,层叠的半导体芯片可以是相同类型(即,在基板上形成的电子电路是相同的)也可以使不同类型(即,在基板上形成的电子电路是不同的)。
在完成上述步骤后,将层叠的半导体芯片C3和C4设置在回流(reflow)设备中,在半导体芯片C3和C4上形成的连接端子36的远端上设置的无铅焊料被熔化,并焊接在半导体芯片C3上形成的连接端子36和半导体芯片C4上形成的连接端子36(接合步骤)。如图12所示,在背面侧(半导体芯片C4侧)的半导体芯片C1上形成的连接端子20的远端具有凹凸形状,由于无铅焊料38的焊接面积较大,所以焊接强度提高,从而可能实现可靠性的提高。
而且,对层叠半导体芯片C3和半导体芯片C4的情形的实例进行了说明,但是与第一实施例相同,通过切割基板10得到的半导体芯片安装在诸如***物的安装基板上或安装在使用W-CSP技术加工过的基板上。
根据第三实施例的半导体器件制造方法
图13至图17是步骤图,示出根据本发明第三实施例的半导体器件的制造方法。同样,在此实施例中,首先,使用具有图1A所示结构的基板10,依次执行钝化膜16的打开、电极垫14的打开、以及绝缘膜12的打开,且如图2B所示,部分基板10的暴露与第一实施例中相同。
在本实施例中,包含SiO2等的绝缘膜40形成在钝化膜16上,包括开口部H1和H2(从此处暴露处于图2B所示状态的部分基板),且在开口部H1和H2中形成的绝缘膜40图案化为预定形状(掩膜形成步骤)。图13A示出绝缘膜40在已经图案化的钝化膜16上形成的状态,图13B是图案化后在开口部H1和H2内形成的绝缘膜40的上表面的图示。注意,在开口部H1和H2中暴露的区域相应于在本发明中称为孔部形成区域的区域。
如图13A和图13B所示,打开开口部H1和H2内的绝缘膜40以便具有多个孔42。通过蚀刻基板10,绝缘膜40形成孔部H7(参看图14),且用于将凹凸形状给予所形成的孔部H7的底面。根据在基板10中形成的孔H7的形状和直径以及在形成孔部H7期间侧蚀刻的量确定在绝缘膜40中形成的孔部H7的直径、排列、以及数量。
在完成绝缘膜40的图案化时,通过在绝缘膜40中形成的每个孔部47蚀刻基板10形成孔部H7(凹凸形状形成步骤)。图14A是横截面图,示出通过在绝缘膜40中形成的每个孔42蚀刻基板10形成孔部H7的状态。在本实施例中,当孔部H7形成时,与第一实施例相同,使用Si高速蚀刻法或Bosch工艺法进行各向异性刻蚀,且孔部H7被如此蚀刻以便通过调整蚀刻气体的气体比例、蚀刻气体的压力、以及偏压,存在微小的侧蚀刻。此外,所述蚀刻方法相应于本发明中所称的孔部蚀刻方法,其中在基板的表面方向上存在微小的加宽。
由此,通过在绝缘膜40中形成的每个孔42将基板10蚀刻,且随着蚀刻的进行,相应于每个孔42的孔之间的间距由于侧蚀刻而变窄,最终,形成图14A所示的一个孔部H7。此外,当使用绝缘膜40蚀刻基板10时,如图14A所示,将凹凸形状给予所形成的孔部H7的底面。虽然所形成的孔部H7的直径在基板的表面方向上稍微加宽与侧蚀刻相等的量,如图14A所示,可理解,总直径与开口部H1和H2的直径大体相同。
在上述步骤已经完成时,接着,去除在钝化膜16等上形成的绝缘膜40。图14B是横截面图,示出去除在钝化膜16等上形成的绝缘膜40的状态。接着,在钝化膜16上和孔部H7的内壁和底面上形成绝缘膜44(绝缘膜形成步骤)。图15是横截面图,示出绝缘膜44已经在钝化膜16和孔部H7的内壁和底面上形成的状态。所述绝缘膜44与在第一实施例中形成的绝缘膜18相同,为了防止基板10由于氧气和水等造成腐蚀等而设置,且使用与第一实施例中相同的方法形成。
接着,使用诸如旋涂法、浸渍法、喷涂法等方法将抗蚀剂(未示出)涂覆在绝缘膜44的整个表面上。注意,所述抗蚀剂用于打开部分电极垫14上方的区域,且可以是光致抗蚀剂或、电子束抗蚀剂、或X射线抗蚀剂,且可以是正抗蚀剂或负抗蚀剂。
当将抗蚀剂涂覆到绝缘膜44时,在执行预烘焙后,使用上面形成有预定图案的掩膜进行暴露处理和显影处理,并使抗蚀剂图案化为其中抗蚀剂仅留在不同于电极垫14和孔部H8及其附近区域的部分上的形状。这种形状举例来说可以是以孔部H7为中心的环形。在完成抗蚀剂的图案化时,在执行后烘焙后,去除覆盖部分电极垫14的绝缘膜44和钝化膜16,并打开部分电极垫14。
图15B是横截面图,示出已经去除部分绝缘膜44和钝化膜16的状态。如图15B所示,电极垫14上方的区域成为开口部H8,且暴露部分电极垫14。由于所述开口部H8,可将在随后的步骤中形成的连接端子46连接到电极垫14。因此,可在除已形成孔部H7的位置之外或其附近的位置处形成开口部H8。此外,与第一实施例相同,优选考虑使随后形成的连接端子和电极垫14和之间的连接电阻较小,使电极垫14暴露的面积较大。注意,当去除覆盖电极垫14的绝缘膜44和钝化膜16且暴露部分电极垫14时,在所述去除期间使用的抗蚀剂使用解吸液剥去。
在完成上述步骤时,接着执行形成底层膜的步骤。注意,未示出所述步骤和底层膜。由于底层膜的形成方法与第一实施例中相同,所以此处省略对其的说明。在底层膜的形成完成时,将电镀抗蚀剂涂覆于基板10的有源表面10a上,通过执行图案化以便仅打开形成连接端子46的部分而形成电镀图案(未示出)。随后,通过Cu(铜)电解电镀,将Cu(铜)埋入基板10的开口部H7和电镀抗蚀剂图案的开口中,从而形成连接端子46(连接端子形成步骤)。
图16A是横截面图,示出通过执行Cu电解电镀形成连接端子46的状态。如图16A所示,连接端子46具有突出穿过基板10的有源表面10a的凸出形状,且其部分具有埋入基板10中的形状。此外,在由参考字母C表示的位置处,连结端子46电连接到电极垫14。当连接端子46形成时,剥去在基板10上形成的电镀抗蚀剂图案。
在完成上述步骤时,执行以下步骤,通过在基板10的背面10b上进行加工使基板10变薄,暴露通过埋在基板10中形成的连接端子46(暴露步骤)。与第一实施例相同,为了使基板10变薄而在基板10的背面10b上执行的加工方法可使用包含第一蚀刻步骤到第三蚀刻步骤的蚀刻方法。注意,也可使用背面研磨步骤代替第一蚀刻步骤。
对基板10的背面10b进行蚀刻(第一蚀刻步骤和第二蚀刻步骤),直到基板10的厚度约为50μm,且连接端子46从基板10的背面10b突出的量达到预定量(例如,约20μm)。图16B是横截面图,示出第二蚀刻步骤已在基板10上执行的状态。如图16B所示,由于连接端子46自身用绝缘膜44等覆盖而未暴露,所以执行通过使用第三蚀刻步骤去除部分绝缘膜44的步骤。
图16C是横截面图,示出已经蚀刻绝缘膜44和底层膜的状态。如图16C所示,部分连接端子46从变薄的基板10的背面突出。此外,当连接端子46通过上述第一蚀刻步骤至第三蚀刻步骤从基板10的背面暴露时,可理解暴露的连接端子46的形状未改变,且具有近似符合在孔部H7的底面处形成的凹凸形状。
在完成上述步骤时,在连接端子46的任一远端上形成无铅焊料(Sn/Ag)。注意,未示出无铅焊料。在完成无铅焊料的形成时,切割处于晶片状态的基板10,并分离各个半导体芯片(切割步骤)。此处,可沿预先在基板10中切割的直线(位置线)对基板10进行切割。
接着,将每个已分离的半导体芯片进行层叠以产生三维封装结构(层叠步骤)。为了层叠半导体芯片,首先执行将焊接活化剂(亚麻)涂覆到已经涂覆到在半导体芯片中形成的连接端子46的无铅焊料上的步骤。在将半导体芯片层叠在一起时,所述亚麻由于其粘附力保持半导体芯片,从而不会发生层叠的半导体芯片的不重合。同时,还将位于已在半导体芯片上形成的连接端子46的表面上的氧化膜剥去。
在已完成亚麻的涂覆时,如图17所示,通过使半导体芯片C5和半导体芯片C6对齐以使在半导体芯片中形成的每个连接端子46的位置对齐,将半导体芯片C5层叠在半导体芯片C6上。此处,层叠的半导体芯片可以是相同类型(即,在基板上形成的电子电路是相同的)也可以使不同类型(即,在基板上形成的电子电路是不同的)。
在完成上述步骤后,将层叠的半导体芯片C5和C6设置在回流设备中,熔化在半导体芯片C5和C6上形成的连接端子46的远端上设置的无铅焊料,并焊接在半导体芯片C5上形成的连接端子46和半导体芯片C6上形成的连接端子46(接合步骤)。如图17所示,在背面侧(半导体芯片C6侧)半导体芯片C5上形成的连接端子46的远端具有曲面形状,由于无铅焊料48的焊接面积较大,所以焊接强度提高,从而可能实现可靠性的提高。
而且,如图17所示,对层叠半导体芯片C5和半导体芯片C6的情形的实例进行了说明,但是与第一实施例相同,通过切割基板10得到的半导体芯片可安装在诸如***物的安装基板上或安装在使用W-CSP技术加工过的基板上。
(电子设备)
图18所示的笔记本式个人电脑200和图19所示的携带式电话用来对具有根据本发明的实施例的半导体器件的电子设备进行说明。所述半导体器件设置在每个电子设备的外壳内。此外,电子设备不限于此处提到的笔记本式个人电脑或携带式电话,也可应用于其它各种类型的电子设备。例如,可将其应用于诸如液晶投影机、多媒体兼容个人电脑(PC)和工程工作站、寻呼机、文字处理器、电视、取景器式或直接监控式录像机、电子计算器、导航装置、POS端子、以及提供触板的设备等电子设备。
以上已经说明了本发明的实施例及其它实施例。然而,本发明并不限于这些实施例,本发明可作改变而不偏离本发明的精神。例如,在上述实施例中,使用无铅焊料将半导体芯片安装在安装基板上,并将半导体芯片焊接在一起。然而,也可使用金属焊料代替无铅焊料将半导体芯片焊接在一起。
Claims (5)
1、一种半导体器件的制造方法,包括:
孔部形成步骤,用于形成孔部,所述孔部的总宽度与基板的、其上形成电子元件的有源表面侧的一部分中的开口部的宽度大体相同;
曲面形成步骤,用于使所述孔部的底面弯曲,同时保持孔部中底面的宽度与所述开口部的宽度大体相同;
连接端子形成步骤,用于通过在所述孔部中埋入金属形成连接端子,所述连接端子起到电子电路的外部电极的作用;
暴露步骤,用于通过在所述基板的背面上执行处理而暴露部分所述连接端子;以及
在所述曲面形成步骤和所述连接端子形成步骤之间的绝缘膜形成步骤,用于在所述孔部的内壁和底面上形成绝缘膜,以及
所述暴露步骤包括:
第一蚀刻步骤,用于蚀刻所述基板的背面直到基板的厚度稍厚于连接端子的埋入深度;
第二蚀刻步骤,用于通过以比所述第一蚀刻步骤中的蚀刻速度低的蚀刻速度蚀刻所述基板的背面而暴露形成在所述孔部内的绝缘膜;以及
第三蚀刻步骤,用于通过蚀刻至少部分暴露的绝缘膜而暴露所述连接端子。
2、根据权利要求1所述的半导体器件的制造方法,
其中所述曲面形成步骤是其中通过各向同性蚀刻使所述孔部的底面形成为半球形的步骤。
3、根据权利要求1所述的半导体器件的制造方法,
其中所述暴露步骤是其中暴露部分连接端子而不改变所述连接端子形状的步骤。
4、一种半导体器件的制造方法,包括:
切割步骤,用于将通过根据权利要求1所述的半导体器件的制造方法形成的半导体器件切割成单独的半导体芯片;
层叠步骤,用于层叠同一类型或不同类型的半导体芯片;以及
接合步骤,用于将形成在层叠的半导体芯片上的连接端子接合在一起。
5、一种半导体器件的制造方法,包括:
切割步骤,用于将通过根据权利要求1所述的半导体器件的制造方法形成的半导体器件切割成单独的半导体芯片;
安装步骤,用于在其上形成连接部分的基板上安装一个或多个同类型的半导体芯片或不同类型的半导体芯片;以及
接合步骤,用于将形成在层叠的半导体芯片上的连接端子接合在一起,或将连接部分和连接端子接合在一起。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003082965 | 2003-03-25 | ||
JP2003082965A JP3972846B2 (ja) | 2003-03-25 | 2003-03-25 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006101261697A Division CN1917149A (zh) | 2003-03-25 | 2004-02-26 | 半导体器件的制造方法、半导体器件及电子设备 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1532904A CN1532904A (zh) | 2004-09-29 |
CN1332431C true CN1332431C (zh) | 2007-08-15 |
Family
ID=33398583
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006101261697A Pending CN1917149A (zh) | 2003-03-25 | 2004-02-26 | 半导体器件的制造方法、半导体器件及电子设备 |
CNB2004100070532A Expired - Lifetime CN1332431C (zh) | 2003-03-25 | 2004-02-26 | 半导体器件的制造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2006101261697A Pending CN1917149A (zh) | 2003-03-25 | 2004-02-26 | 半导体器件的制造方法、半导体器件及电子设备 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7129112B2 (zh) |
JP (1) | JP3972846B2 (zh) |
CN (2) | CN1917149A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107316842A (zh) * | 2016-04-27 | 2017-11-03 | 矽品精密工业股份有限公司 | 基板结构 |
Families Citing this family (81)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6943056B2 (en) * | 2002-04-16 | 2005-09-13 | Renesas Technology Corp. | Semiconductor device manufacturing method and electronic equipment using same |
DE10301291B3 (de) * | 2003-01-15 | 2004-08-26 | Infineon Technologies Ag | Verfahren zum Einbringen von eine unterschiedliche Dimensionierung aufweisenden Strukturen in ein Substrat |
US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
JP4850392B2 (ja) | 2004-02-17 | 2012-01-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
US7232754B2 (en) | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
US7199050B2 (en) | 2004-08-24 | 2007-04-03 | Micron Technology, Inc. | Pass through via technology for use during the manufacture of a semiconductor device |
SG120200A1 (en) | 2004-08-27 | 2006-03-28 | Micron Technology Inc | Slanted vias for electrical circuits on circuit boards and other substrates |
US7300857B2 (en) | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
JP4443379B2 (ja) | 2004-10-26 | 2010-03-31 | 三洋電機株式会社 | 半導体装置の製造方法 |
TWI303864B (en) * | 2004-10-26 | 2008-12-01 | Sanyo Electric Co | Semiconductor device and method for making the same |
JP4873517B2 (ja) | 2004-10-28 | 2012-02-08 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
JP4629421B2 (ja) * | 2004-12-06 | 2011-02-09 | パナソニック株式会社 | ドライエッチング方法及びドライエッチング装置 |
US7485967B2 (en) | 2005-03-10 | 2009-02-03 | Sanyo Electric Co., Ltd. | Semiconductor device with via hole for electric connection |
US7795134B2 (en) | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
US7863187B2 (en) | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
EP1786027A3 (en) * | 2005-11-14 | 2009-03-04 | Schott AG | Plasma etching of tapered structures |
US7892972B2 (en) * | 2006-02-03 | 2011-02-22 | Micron Technology, Inc. | Methods for fabricating and filling conductive vias and conductive vias so formed |
JP4812512B2 (ja) * | 2006-05-19 | 2011-11-09 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
KR100884238B1 (ko) * | 2006-05-22 | 2009-02-17 | 삼성전자주식회사 | 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법 |
US7474005B2 (en) * | 2006-05-31 | 2009-01-06 | Alcatel-Lucent Usa Inc. | Microelectronic element chips |
DE102006035864B4 (de) | 2006-08-01 | 2014-03-27 | Qimonda Ag | Verfahren zur Herstellung einer elektrischen Durchkontaktierung |
US8048479B2 (en) | 2006-08-01 | 2011-11-01 | Qimonda Ag | Method for placing material onto a target board by means of a transfer board |
US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
US7902643B2 (en) | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
SE530415C2 (sv) * | 2006-09-04 | 2008-05-27 | Nanospace Ab | Gastrustor |
US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
US8513789B2 (en) | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
US7829438B2 (en) | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
US7927966B2 (en) * | 2006-12-12 | 2011-04-19 | Nxp B.V. | Method of manufacturing openings in a substrate, a via in substrate, and a semiconductor device comprising such a via |
US7952195B2 (en) | 2006-12-28 | 2011-05-31 | Tessera, Inc. | Stacked packages with bridging traces |
DE102007039754A1 (de) * | 2007-06-22 | 2008-12-24 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur Herstellung von Substraten |
US7825517B2 (en) * | 2007-07-16 | 2010-11-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for packaging semiconductor dies having through-silicon vias |
EP2186134A2 (en) | 2007-07-27 | 2010-05-19 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
US8551815B2 (en) | 2007-08-03 | 2013-10-08 | Tessera, Inc. | Stack packages using reconstituted wafers |
US8043895B2 (en) | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
KR100905784B1 (ko) * | 2007-08-16 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지 |
SG150410A1 (en) | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
JP4809308B2 (ja) * | 2007-09-21 | 2011-11-09 | 新光電気工業株式会社 | 基板の製造方法 |
KR101374338B1 (ko) | 2007-11-14 | 2014-03-14 | 삼성전자주식회사 | 관통 전극을 갖는 반도체 장치 및 그 제조방법 |
US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
JP5074172B2 (ja) | 2007-12-21 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | メサ型半導体装置及びその製造方法 |
JP2009158589A (ja) | 2007-12-25 | 2009-07-16 | Sanyo Electric Co Ltd | メサ型半導体装置及びその製造方法 |
TW200933899A (en) | 2008-01-29 | 2009-08-01 | Sanyo Electric Co | Mesa type semiconductor device and method for making the same |
JP2009265748A (ja) | 2008-04-22 | 2009-11-12 | Hitachi Displays Ltd | タッチパネル付き表示装置 |
US7833895B2 (en) * | 2008-05-12 | 2010-11-16 | Texas Instruments Incorporated | TSVS having chemically exposed TSV tips for integrated circuit devices |
EP2308087B1 (en) | 2008-06-16 | 2020-08-12 | Tessera, Inc. | Stacking of wafer-level chip scale packages having edge contacts |
US7968460B2 (en) | 2008-06-19 | 2011-06-28 | Micron Technology, Inc. | Semiconductor with through-substrate interconnect |
KR20100045857A (ko) * | 2008-10-24 | 2010-05-04 | 삼성전자주식회사 | 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법 |
JP5130197B2 (ja) | 2008-12-24 | 2013-01-30 | 新光電気工業株式会社 | 半導体装置、インターポーザ、及びそれらの製造方法、並びに半導体パッケージ |
US8049327B2 (en) * | 2009-01-05 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Through-silicon via with scalloped sidewalls |
US8501587B2 (en) * | 2009-01-13 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked integrated chips and methods of fabrication thereof |
JP5423020B2 (ja) * | 2009-02-03 | 2014-02-19 | セイコーエプソン株式会社 | 半導体装置、半導体装置の製造方法、及び電子機器 |
WO2010104610A2 (en) * | 2009-03-13 | 2010-09-16 | Tessera Technologies Hungary Kft. | Stacked microelectronic assemblies having vias extending through bond pads |
KR20100110613A (ko) * | 2009-04-03 | 2010-10-13 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
US9799562B2 (en) | 2009-08-21 | 2017-10-24 | Micron Technology, Inc. | Vias and conductive routing layers in semiconductor substrates |
US10297550B2 (en) * | 2010-02-05 | 2019-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D IC architecture with interposer and interconnect structure for bonding dies |
US8907457B2 (en) * | 2010-02-08 | 2014-12-09 | Micron Technology, Inc. | Microelectronic devices with through-substrate interconnects and associated methods of manufacturing |
US8039386B1 (en) * | 2010-03-26 | 2011-10-18 | Freescale Semiconductor, Inc. | Method for forming a through silicon via (TSV) |
US8324511B1 (en) * | 2010-04-06 | 2012-12-04 | Amkor Technology, Inc. | Through via nub reveal method and structure |
US8440554B1 (en) | 2010-08-02 | 2013-05-14 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
US8487445B1 (en) | 2010-10-05 | 2013-07-16 | Amkor Technology, Inc. | Semiconductor device having through electrodes protruding from dielectric layer |
US8384225B2 (en) * | 2010-11-12 | 2013-02-26 | Xilinx, Inc. | Through silicon via with improved reliability |
US8390130B1 (en) | 2011-01-06 | 2013-03-05 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
JP2012209480A (ja) * | 2011-03-30 | 2012-10-25 | Disco Abrasive Syst Ltd | 電極が埋設されたウエーハの加工方法 |
US8525168B2 (en) * | 2011-07-11 | 2013-09-03 | International Business Machines Corporation | Integrated circuit (IC) test probe |
CN102910572B (zh) * | 2011-08-05 | 2015-08-19 | 美新半导体(无锡)有限公司 | 释放mems悬桥结构的刻蚀方法 |
US8552548B1 (en) | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
US8710670B2 (en) | 2011-12-14 | 2014-04-29 | Stats Chippac Ltd. | Integrated circuit packaging system with coupling features and method of manufacture thereof |
US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
KR20130130524A (ko) * | 2012-05-22 | 2013-12-02 | 삼성전자주식회사 | 비아 패드를 갖는 반도체 소자 |
US8940637B2 (en) * | 2012-07-05 | 2015-01-27 | Globalfoundries Singapore Pte. Ltd. | Method for forming through silicon via with wafer backside protection |
JP6232249B2 (ja) * | 2013-02-27 | 2017-11-15 | 新光電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
KR102024122B1 (ko) * | 2013-04-22 | 2019-09-23 | 에이씨엠 리서치 (상하이) 인코포레이티드 | 스루-실리콘 비아 노출을 위한 방법 및 장치 |
CN104143526B (zh) * | 2013-05-09 | 2019-05-17 | 盛美半导体设备(上海)有限公司 | 穿透硅通孔结构制作方法 |
CN105720003B (zh) * | 2014-12-03 | 2019-01-18 | 北京北方华创微电子装备有限公司 | 深硅孔刻蚀方法 |
JP6450296B2 (ja) * | 2015-10-05 | 2019-01-09 | 浜松ホトニクス株式会社 | 配線構造体、及び配線構造体の製造方法 |
JP2018170356A (ja) * | 2017-03-29 | 2018-11-01 | 公益財団法人福岡県産業・科学技術振興財団 | 半導体装置の製造方法 |
CN111584550A (zh) * | 2020-05-06 | 2020-08-25 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板及显示装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5423941A (en) * | 1992-11-18 | 1995-06-13 | Nippondenso Co., Ltd. | Dry etching process for semiconductor |
US6221749B1 (en) * | 1998-09-02 | 2001-04-24 | Shinko Electric Industries Co., Ltd. | Semiconductor device and production thereof |
JP2001339011A (ja) * | 2000-03-24 | 2001-12-07 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US20020084513A1 (en) * | 1996-10-29 | 2002-07-04 | Oleg Siniaguine | Integrated circuits and methods for their fabrication |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2681887B2 (ja) * | 1987-03-06 | 1997-11-26 | シ−メンス、アクチエンゲゼルシヤフト | 3次元1トランジスタメモリセル構造とその製法 |
DE4241045C1 (de) | 1992-12-05 | 1994-05-26 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silicium |
US5545589A (en) * | 1993-01-28 | 1996-08-13 | Matsushita Electric Industrial Co., Ltd. | Method of forming a bump having a rugged side, a semiconductor device having the bump, and a method of mounting a semiconductor unit and a semiconductor device |
JP3333300B2 (ja) * | 1993-01-28 | 2002-10-15 | 松下電器産業株式会社 | 凹凸面を有するバンプの形成方法およびそのバンプを有する半導体装置の実装方法および半導体ユニット |
JP3358114B2 (ja) * | 1993-11-15 | 2002-12-16 | 大日本印刷株式会社 | 半導体装置及びその製造方法 |
US5521125A (en) * | 1994-10-28 | 1996-05-28 | Xerox Corporation | Precision dicing of silicon chips from a wafer |
JP3186941B2 (ja) * | 1995-02-07 | 2001-07-11 | シャープ株式会社 | 半導体チップおよびマルチチップ半導体モジュール |
TW344084B (en) * | 1995-05-24 | 1998-11-01 | Philips Eloctronics N V | Lighting unit, electrodeless low-pressure discharge lamp, and discharge vessel for use in the lighting unit |
JPH11251316A (ja) * | 1998-03-02 | 1999-09-17 | Toshiba Corp | マルチチップ半導体装置の製造方法 |
JP3397689B2 (ja) * | 1998-06-01 | 2003-04-21 | 株式会社東芝 | マルチチップ半導体装置およびその製造方法 |
US6706546B2 (en) * | 1998-10-09 | 2004-03-16 | Fujitsu Limited | Optical reflective structures and method for making |
JP2001044197A (ja) | 1999-08-04 | 2001-02-16 | Sharp Corp | 半導体装置及びその製造方法 |
JP3792954B2 (ja) * | 1999-08-10 | 2006-07-05 | 株式会社東芝 | 半導体装置の製造方法 |
JP3920015B2 (ja) | 2000-09-14 | 2007-05-30 | 東京エレクトロン株式会社 | Si基板の加工方法 |
JP2002270718A (ja) * | 2001-03-07 | 2002-09-20 | Seiko Epson Corp | 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2003007676A (ja) * | 2001-06-18 | 2003-01-10 | Sony Corp | 半導体装置の製造方法 |
US6794272B2 (en) * | 2001-10-26 | 2004-09-21 | Ifire Technologies, Inc. | Wafer thinning using magnetic mirror plasma |
US6639309B2 (en) * | 2002-03-28 | 2003-10-28 | Sandisk Corporation | Memory package with a controller on one side of a printed circuit board and memory on another side of the circuit board |
JP3918935B2 (ja) | 2002-12-20 | 2007-05-23 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
2003
- 2003-03-25 JP JP2003082965A patent/JP3972846B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-06 US US10/774,362 patent/US7129112B2/en not_active Expired - Lifetime
- 2004-02-26 CN CNA2006101261697A patent/CN1917149A/zh active Pending
- 2004-02-26 CN CNB2004100070532A patent/CN1332431C/zh not_active Expired - Lifetime
-
2006
- 2006-05-30 US US11/442,897 patent/US7498661B2/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5423941A (en) * | 1992-11-18 | 1995-06-13 | Nippondenso Co., Ltd. | Dry etching process for semiconductor |
US20020084513A1 (en) * | 1996-10-29 | 2002-07-04 | Oleg Siniaguine | Integrated circuits and methods for their fabrication |
US6221749B1 (en) * | 1998-09-02 | 2001-04-24 | Shinko Electric Industries Co., Ltd. | Semiconductor device and production thereof |
JP2001339011A (ja) * | 2000-03-24 | 2001-12-07 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107316842A (zh) * | 2016-04-27 | 2017-11-03 | 矽品精密工业股份有限公司 | 基板结构 |
Also Published As
Publication number | Publication date |
---|---|
US20050029630A1 (en) | 2005-02-10 |
JP2004296488A (ja) | 2004-10-21 |
US7129112B2 (en) | 2006-10-31 |
US20060214302A1 (en) | 2006-09-28 |
CN1917149A (zh) | 2007-02-21 |
CN1532904A (zh) | 2004-09-29 |
JP3972846B2 (ja) | 2007-09-05 |
US7498661B2 (en) | 2009-03-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
ASS | Succession or assignment of patent right |
Owner name: SAMSUNG ELECTRONICS CO., LTD. Free format text: FORMER OWNER: SEIKO EPSON CORP. Effective date: 20120419 |
|
C41 | Transfer of patent application or patent right or utility model | ||
TR01 | Transfer of patent right |
Effective date of registration: 20120419 Address after: Gyeonggi Do, South Korea Patentee after: SAMSUNG ELECTRONICS Co.,Ltd. Address before: Tokyo, Japan Patentee before: Seiko Epson Corp. |
|
CX01 | Expiry of patent term |
Granted publication date: 20070815 |
|
CX01 | Expiry of patent term |