CN1230890C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，包含：形成了埋入氧化物层的第一半导体区域；不存在所述埋入氧化物层的第二半导体区域；在所述第一半导体区域和所述第二半导体区域的交界处，形成深度至少到达所述埋入氧化物层的沟；以及埋入所述沟中的分离用绝缘物层；其中，所述分离用绝缘物层的底面与所述第二半导体区域的侧面所成的角度为钝角。

Description

半导体器件及其制造方法
技术领域
本发明涉及部分SOI晶片的制造方法、使用了该SOI晶片的半导体器件及其制造方法，更具体而言，是涉及通过有选择地除去SOI(绝缘体基硅)衬底中一部分区域的硅层和BOX(掩埋氧化物)层，在形成有非SOI区域的部分SOI晶片的SOI区域和非SOI区域上分别形成了元件的半导体器件及其制造方法。
背景技术
具有由一个MOSFET和一个电容器构成的存储单元的DRAM适合于高集成化，作为廉价的大容量存储器被用于广泛的用途中。特别是近年，对把所述DRAM和逻辑电路集成于单一的芯片中，提高性能的***LSI的要求不断高涨。
而为了实现以MOSFET为中心构成的逻辑电路的高性能化，不是以往就广泛使用的硅衬底，而是在薄膜SOI衬底中形成了MOSFET的构造正引人注目，并且已经在作为高性能逻辑器件的用途上开始了产品化。
特别是对混合了高性能逻辑电路和DRAM的***LSI需求很大，期待着使用SOI构造，在高性能化的逻辑电路上混合搭载DRAM的技术。在这样的潮流中，在基于SOI构造的高性能逻辑芯片中混合搭载DRAM的***LSI的开发成为当务之急。
为了满足所述的要求，考虑了在同时具有SOI区域和非SOI区域(部分地除去了SOI衬底的BOX层的区域)的部分SOI晶片上有选择地混合搭载这些元件。
可是，形成在SOI衬底上的MOSFET虽然有希望作为高性能逻辑器件，但是我们知道因为所谓的衬底浮置效应，所以即使是应该变为断开状态的栅电压，根据源漏极间电压的条件，寄生MOSFET和寄生双极性晶体管工作，在源漏极间产生了泄漏电流。这样的特性在象DRAM存储单元用晶体管那样在对于泄漏电流的规格很严的用途上，会引起保持能力的劣化等问题，所以不好。另外，在DRAM的读出放大器电路中，由于衬底浮置效应，成对晶体管的阈值电压偏移，所以读出裕度下降。由于这些问题，很难在SOI衬底上，用与高性能逻辑电路同样的MOSFET构造形成DRAM。
为了从根本上解决衬底浮置效应，对于各MOSFET，有必要设置与从主体部引出的区域的接触，控制体电位。可是为此，单元面积和读出放大器的面积大幅度增大，有损DRAM的最大特长即高集成度。
为了回避该问题，提出了通过使用在SOI衬底上设置了非SOI区域的衬底(以下称作部分SOI晶片)，在SOI区域形成逻辑电路，在非SOI区域上形成由于衬底浮置效应而受到不良影响的电路的各种方法。关于该部分SOI晶片的基于STI(浅沟隔离)的分离技术，有着眼于BOX层的深度和STI的深度的提案(例如，日本特许公开H08-17694号)，但是对于BOX层和STI的连接构造未做详细描述。
用硅体晶片形成的芯片上存在的氧化物的体积如果除去栅氧化膜，就只是STI中的埋入氧化物，所以如果与硅的体积相比，就非常少。而部分SOI晶片的氧化物的体积为“BOX层+STI”，如果与体晶片的这部分相比，则相差很悬殊，该部分对硅层的应力变大，在非SOI区域容易产生结晶缺陷。另外，当BOX层和STI连续时，因为STI成为具有大体积的氧化物的一端，所以在非SOI区域容易产生结晶缺陷，如果不注意它的形状，就很难得到高质量的部分SOI晶片。
发明内容
如上所述，以往的部分SOI晶片的制造方法由于SOI区域和非SOI区域的体积不同导致的应力集中，在非SOI区域容易产生结晶缺陷，质量下降。
另外，使用了部分SOI晶片的以往的半导体器件及其制造方法如果想实现高速化和高性能化，高集成度就下降。
本发明提供了一种半导体器件，包含：形成了埋入氧化物层的第一半导体区域；不存在所述埋入氧化物层的第二半导体区域；在所述第一半导体区域和所述第二半导体区域的交界处，形成深度至少到达所述埋入氧化物层的沟；以及埋入所述沟中的分离用绝缘物层；其中，分离用绝缘物层底面的和所述第二半导体区域的侧面所成的角度为钝角。
本发明提供的另一种半导体器件包含：形成了埋入氧化物层的第一半导体区域；不存在所述埋入氧化物层的第二半导体区域；在所述第一半导体区域和所述第二半导体区域的交界处，形成深度至少到达所述埋入氧化物层的沟；以及埋入所述沟中的分离用绝缘物层；其中，分离用绝缘物层的底面与所述第二半导体区域的接合部附近是曲面。
本发明提供了一种部分SOI晶片的制造方法，包括下列步骤：有选择地除去在半导体衬底上隔着埋入氧化物层形成有第一硅层的SOI衬底上的所述第一硅层和所述埋入氧化物层的一部分的区域，形成保护膜，使其覆盖残存的所述第一硅层，在除去了所述第一硅层和所述埋入氧化物层的区域的所述半导体衬底上，通过外延生长形成第二硅层，进行各向异性蚀刻，在所述第一硅层和所述第二硅层的边界形成至少到达所述埋入氧化物层，底面的与所述第二硅层的侧面所成的角度为钝角，或底面的与所述第二硅层的接合部附近为曲面的沟，以及在所述沟内埋入分离用绝缘物。
本发明提供的另一种半导体器件的制造方法，包括下列步骤：有选择地除去在半导体衬底上隔着埋入氧化物层形成有第一硅层的SOI衬底上的所述第一硅层和所述埋入氧化物层的一部分的区域；形成保护膜，使其覆盖残存的所述第一硅层；在除去了所述第一硅层和所述埋入氧化物层的区域的所述半导体衬底上，通过外延生长形成第二硅层；在所述第一硅层和所述第二硅层的边界形成至少到达所述埋入氧化物层、且底面与所述第二硅层的侧面所成的角度为钝角、或底面的与所述第二硅层的接合部附近为曲面的沟，以及在所述沟内埋入分离用绝缘物，在所述第一、第二硅层中分别形成第一、第二元件。
如上所述，根据本发明，取得了在非SOI区域中很难产生结晶缺陷的高质量的部分SOI晶片的制造方法。
另外，当使用了部分SOI晶片时，不会有损于高集成度，能提供高速并且高性能的半导体器件及其制造方法。
附图说明
下面简要说明附图。
图1A用于说明本发明的实施例1的半导体器件，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图。
图1B是图1A中用虚线表示的STI区域的下部的放大图。
图1C是表示图1A中用虚线表示的STI区域的下部的另一例子的放大图。
图2A～2G分别用于说明本发明的实施例1的部分SOI晶片的制造方法以及半导体器件的制造方法，是依次表示制造步骤的剖视图。
图3A用于说明本发明的实施例2的半导体器件，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图。
图3B是图3A中用虚线表示的STI区域的下部的放大图。
图3C是表示图3A中用虚线表示的STI区域的下部的另一例子的放大图。
图4A～4H分别用于说明本发明的实施例2的部分SOI晶片的制造方法以及半导体器件的制造方法，是依次表示制造步骤的剖视图。
图5A用于说明本发明的实施例3的半导体器件，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图。
图5B是图5A中用虚线表示的STI区域的下部的放大图。
图5C是表示图5A中用虚线表示的STI区域的下部的另一例子的放大图。
图6A～6H分别用于说明本发明的实施例3的部分SOI晶片的制造方法以及半导体器件的制造方法，是依次表示制造步骤的剖视图。
图7用于说明本发明的实施例2的半导体器件的变形例，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图。
图8用于说明本发明的实施例3的半导体器件的变形例，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图。
具体实施方式
[实施例1]
图1A用于说明本发明的实施例1的半导体器件，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图，图1B和1C分别是图1A中用虚线20表示的STI区域的下部的放大图。
在SOI区域的硅衬底1上设置了埋入氧化物层(BOX层)2，在该BOX层2上形成了硅层3。而在非SOI区域的所述硅衬底1上形成了外延硅层5。在所述SOI区域和非SOI区域的边界，直到到达硅衬底1的深度形成了元件分离用的沟12，用分离用绝缘物层(STI元件分离膜)13埋入该沟12中。所述分离用绝缘物层13的底面与硅衬底1接触，由于形成在外延硅层5的所述分离用绝缘物层13附近的刻面19，如图1B所示，所述分离用绝缘物层13的底面与外延硅层5的侧面形成的角为钝角(19A)。或者，如图1C所示，分离用绝缘物层13的底面的与外延硅层5的侧面的接合部附近变为曲面19B。而所述分离用绝缘物层13的BOX层2一侧与BOX层2下部的突出部啮合，形成锐角(19C)。
在所述硅层3中，例如形成了构成逻辑电路的MOSFET QA-1、MOSFET QA-2、…，在所述外延硅层5中形成了构成DRAM的存储单元和读出放大器电路的MOSFET QB-1、MOSFET QB-2、…等元件。在所述硅层3、外延硅层5以及分离用绝缘物层13上形成了层间绝缘膜14。该层间绝缘膜14的与所述MOSFET QA-1、QA-2、…、QB-1、QB-2…的源、漏区域上对应的位置，分别形成了接触孔15A-1、15A-2、…、15B-1、15B-2…。在所述层间绝缘膜14上形成了布线层16A-1、16A-2…、16B-1、16B-2…，并且分别通过所述接触孔15A-1、15A-2、…、15B-1、15B-2…连接了各MOSFET QA-1、QA-2、…、QB-1、QB-2…的源、漏区域。而且，在所述布线层16A-1、16A-2…、16B-1、16B-2…以及所述层间绝缘膜14上形成了表面保护膜17。
根据所述的结构，因为分离用绝缘物层13的底面和非SOI区域的侧面如图1B所示，成钝角，或如图1C所示，具有曲面，平滑地接合在一起，所以能抑制由于对氧化膜和硅的边界部的应力集中，导致外延硅层5中产生结晶缺陷。即虽然在只有SOI区域或非SOI区域的晶片上形成的元件分离中，不会成为问题，但是能抑制在具有SOI区域和非SOI区域的边界的晶片中产生的结晶缺陷。这是因为SOI区域的氧化物的体积比非SOI区域多，即使作用在外延硅层5上的应力大，也由所述平滑的接合部(19A或19B)抑制了应力的集中。而SOI区域虽然存在直角部(锐角部)19C，但是即使以该直角部19C为起点而发生了结晶缺陷，在SOI区域的硅衬底1上产生缺陷的部分对于SOI区域或非SOI区域的元件也不会产生影响，所以不是问题。
另外，因为没必要控制体电位，所以单元面积和读出放大器的面积等不会增大。因此，即使使用部分SOI晶片，也不会有损于高集成度，能形成高速并且高性能的半导体器件。
下面，根据图2A～2G说明所述图1A所示的部分SOI晶片和半导体器件的制造方法。
首先，在硅衬底1上形成成为BOX层的氧化物层2，在该氧化物层2上形成硅层3，形成SOI晶片。或通过粘合法，层叠硅衬底1、BOX层2、硅层3，形成SOI晶片。
接着，如图2A所示，通过RIE等各向异性蚀刻除去了所述SOI晶片的非SOI区域的硅层3后，用基于溶液的各向同性蚀刻除去BOX层2的一部分。这里，在所述BOX层2的一部分的除去中，能使用RIE等各向异性蚀刻代替各向同性蚀刻。
然后，形成作为保护膜4的氮化硅膜，使其覆盖所述硅层3。这里，对保护膜4使用了氮化硅，但是氧化硅也是同样的。
接着，蚀刻除去非SOI区域上残存的BOX层2的一部分(参照图2B)。须指出的是，该蚀刻中使用的不是基于离子的蚀刻，而是使用了溶液等的湿蚀刻。通过使用湿蚀刻，能防止离子导致的损伤进入硅衬底1的非SOI区域的表面。
接着，如图2C所示，在非SOI区域的硅衬底1上形成外延硅层5。因为在SOI区域上形成了保护膜4，所以不形成外延硅层5。这时，在外延硅层5的表面区域的与SOI区域的边界附近，用形成刻面10的条件进行外延生长。例如，通过在10Torr下使外延硅层5生长，能形成刻面10。另外，通过调节外延生长的时间，能使外延硅层5的表面高度与SOI区域的表面相同，或为不同的高度，能任意地调节。可以按照需要，自由设定该外延硅层5的表面高度。
然后，如图2D所示，在所述保护膜4上以及外延硅层5上淀积形成掩模材料6。在本实施例中，对所述掩模材料6使用了氮化硅层，表现为与所述保护膜4一体化。
接着，用光掩模覆盖形成STI以外的区域，首先除去作为掩模材料6的氮化硅层6的一部分。这时，过蚀刻氮化硅层6，使外延硅层5的刻面10露出(参照图2E)。
接着，如图2F所示，为了形成元件分离用的沟12，用RIE等方法干蚀刻SOI区域和非SOI区域的边界附近的保护膜4(SiN)、硅层3、外延硅层5(Si)以及BOX层2(SiO2)。在该蚀刻中，使用了SiN、SiO2、以及Si实质上能用相等的比率进行蚀刻的条件。沟12的深度根据蚀刻时间而变化，但是，在任意的深度，通过所述刻面10，至少在沟12的非SOI区域一侧，能形成以90°以上的角度(钝角)接合了底面和侧面的沟12。根据蚀刻的条件，沟12的底面的非SOI区域的接合部附近变为曲面。所述沟12可以至少是到BOX层2的深度，也可以形成到硅衬底1中。
下面，如图2G所示，通过用分离用绝缘物层13填充所述沟12，形成STI构造的元件分离区域。
然后，除去所述硅层3和外延硅层5上的掩模材料(氮化硅层)6，通过众所周知的步骤，在所述硅层3中形成构成逻辑电路的MOSFETQA-1、QA-2、…，在所述外延硅层5中形成构成DRAM的存储单元和读出电路的MOSFET QB-1、QB-2、…等元件，形成图1A所示的半导体器件。
这里，所述MOSFET QA-1、QA-2、…和MOSFET QB-1、QB-2、…可以用各自的工艺形成，也可以使一部分或全部的工艺共同地形成。
根据所述的制造方法，因为能利用刻面10平滑地接合STI元件分离膜13的下端和外延硅层5，所以能抑制由于对氧化膜和硅的边界部的应力集中，导致外延硅层5中产生结晶缺陷。结果，因为非SOI区域中很难产生结晶缺陷，所以能提供高质量的部分SOI晶片。因为没必要控制体电位，所以单元面积和读出放大部的面积等不会增大。因此，当使用了部分SOI晶片时，不会有损于高集成度，能提供高速并且高性能的半导体器件及其制造方法。
[实施例2]
图3A用于说明本发明的实施例2的半导体器件，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图，图3B和3C分别是图3A中用虚线21表示的STI区域的下部的放大图。
在本实施例2的半导体器件中，与实施例1同样，当形成非SOI区域时，部分地除去硅层和BOX层，在硅衬底的非SOI区域上使硅外延生长。这时，在外延硅层和SOI区域的边界形成空腔，利用该空腔，如图3B所示，分离用绝缘物层13的底面和外延硅层5的侧面形成的角为钝角(19A)，或者，如图3C所示，分离用绝缘物层13的底面的与外延硅层5的侧面的接合部附近以曲面19B平滑地接合。
即在硅衬底1上形成成为BOX层的氧化物层2，在该氧化物层2上形成硅层3，形成SOI晶片。或通过粘合法，层叠硅衬底1、BOX层2、硅层3，形成SOI晶片。
接着，如图4A所示，通过RIE等各向异性蚀刻除去了所述SOI晶片的非SOI区域的硅层3后，用基于溶液的各向同性蚀刻除去BOX层2的一部分。当然，在所述BOX层2的一部分的除去中，能使用RIE等各向异性蚀刻代替各向同性蚀刻。
然后，形成由氮化硅膜构成的保护膜4，使其覆盖所述硅层3。这里，对保护膜4使用了氮化硅，但是也可以是氧化硅。
接着，蚀刻除去非SOI区域上残存的BOX层2的一部分(参照图4B)。须指出的是，该蚀刻中使用的不是基于离子的蚀刻，而是使用了溶液等的湿蚀刻。通过使用湿蚀刻，能防止离子导致的损伤进入硅衬底1的非SOI区域的表面。另外，使蚀刻时间比实施例1长，进行横向的蚀刻。
接着，如图4C所示，在非SOI区域的硅衬底1上形成外延硅层5。因为在SOI区域上形成了保护膜4，所以不形成外延硅层5。这时，在外延硅层5的生长端部形成了刻面，刻面的表面位于保护膜4的侧壁内侧的刻面部分作为空腔11留下来。当然，与实施例1同样，通过调节外延生长的时间，能使外延硅层5的表面高度与SOI区域的表面相同，或为不同的高度，能任意地调节。因此，可以按照需要，自由设定该外延硅层5的表面高度。
然后，如图4D所示，在所述保护膜4上以及外延硅层5上淀积形成掩模材料6。在本实施例中，对所述掩模材料6使用了氮化硅层，表现为与所述保护膜4一体化。
接着，用光掩模18覆盖形成STI以外的区域(参照图4E)，首先除去作为掩模材料6的氮化硅层的一部分(参照图4F)。
如图4G所示，为了形成元件分离用的沟12，用RIE等方法干蚀刻SOI区域和非SOI区域的边界附近的保护膜4(SiN)、硅层3、外延硅层5(Si)以及BOX层2(SiO2)。在该蚀刻中，使用了SiN、SiO2、以及Si实质上能用相等的比率进行蚀刻的条件。沟12的深度根据蚀刻时间而变化，但是，在任意的深度，由于空腔11的存在，至少在沟12的非SOI区域一侧，能形成以90°以上的角度(钝角19A)接合了底面和侧面的沟12。根据蚀刻的条件，沟12的底面的非SOI区域的接合部附近变为曲面19B。所述沟12可以至少是到BOX层2的深度，也可以形成到硅衬底1中。
接着，如图4H所示，通过用分离用绝缘物层13填充所述沟12，形成STI构造的元件分离区域。
然后，除去所述硅层3和外延硅层5上的掩模材料6，通过众所周知的步骤，在所述硅层3中形成构成逻辑电路的MOSFET QA-1、QA-2、…，在所述外延硅层5中形成构成DRAM的存储单元和读出电路的MOSFET QB-1、QB-2、…等元件，形成图3A所示的半导体器件。
所述MOSFET QA-1、QA-2、…和MOSFET QB-1、QB-2、…可以用各自的工艺形成，也可以使一部分或全部的工艺共同地形成。
根据所述的制造方法，因为能利用空腔11平滑地接合STI元件分离膜13的下端和外延硅层5，所以能抑制由于对氧化膜和硅的边界部的应力集中，导致外延硅层5中产生结晶缺陷。结果，因为非SOI区域中很难产生结晶缺陷，所以能提供高质量的部分SOI晶片。并且，因为没必要控制体电位，所以单元面积和读出放大部的面积等不会增大。因此，当使用了部分SOI晶片时，不会有损于高集成度，能提供高速并且高性能的半导体器件及其制造方法。
[实施例3]
图5A用于说明本发明的实施例3的半导体器件，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图，图5B和5C分别是图5A中用虚线22表示的STI区域的下部的放大图。
因为本实施例3的半导体器件基本上是与实施例1和2同样的结构，所以对于与图1A或图3A相同的部分采用了相同的符号，省略了说明。
在本实施例3的半导体器件是组合了所述实施例1、2的半导体器件，当形成非SOI区域时，部分地除去硅层和BOX层，在硅衬底的非SOI区域上使硅外延生长。这时，在外延硅层和SOI区域的边界形成刻面和空腔，利用该刻面和空腔，如图5B所示，分离用绝缘物层13的底面和外延硅层5的侧面形成的角为钝角19A，或者，如图5C所示，分离用绝缘物层13的底面的与外延硅层5的接合部附近以曲面19B平滑地接合。
即首先在硅衬底1上形成成为BOX层的氧化物层2，在该氧化物层2上形成硅层3，形成SOI晶片。或通过粘合法，层叠硅衬底1、BOX层2、硅层3，形成SOI晶片。
接着，如图6A所示，通过RIE等各向异性蚀刻除去了所述SOI晶片的非SOI区域的硅层3后，用基于溶液的各向同性蚀刻除去BOX层2的一部分。在所述BOX层2的一部分的除去中，能使用RIE等各向异性蚀刻代替各向同性蚀刻。
然后，形成由氮化硅膜构成的保护膜4，使其覆盖所述硅层3。这里，对保护膜4使用了氮化硅，但是氧化硅也是同样的。
接着，蚀刻除去非SOI区域上残存的BOX层2的一部分(参照图6B)。须指出的是，该蚀刻中使用的不是基于离子的蚀刻，而是使用了溶液等的湿蚀刻。通过使用湿蚀刻，能防止离子导致的损伤进入硅衬底1的非SOI区域的表面。另外，与所述实施例2同样，使蚀刻时间比实施例1长，进行横向的蚀刻。
接着，如图6C所示，在非SOI区域的硅衬底1上形成外延硅层5。因为在SOI区域上形成了保护膜4，所以不形成外延硅层5。这时，在外延硅层5的生长端部形成了刻面10。另外，形成在保护膜4的侧壁内侧的刻面部分作为空腔11留下来。当然，与实施例1、2同样，通过调节外延生长的时间，能使外延硅层5的表面高度与SOI区域的表面相同，或为不同的高度，能任意地调节。因此，可以按照需要，自由设定该外延硅层5的表面高度。
然后，如图6D所示，在所述保护膜4上以及外延硅层5上淀积形成掩模材料6。在本实施例中，对所述掩模材料6使用了氮化硅层，表现为与所述保护膜4一体化。
接着，用光掩模18覆盖形成STI的区域以外(参照图6E)，首先除去氮化硅层6的一部分(参照图6F)。
如图6G所示，为了形成元件分离用的沟12，用RIE等方法干蚀刻SOI区域和非SOI区域的边界附近的保护膜4(SiN)、硅层3、外延硅层5(Si)以及BOX层2(SiO2)。在该蚀刻中，使用了SiN、SiO2、以及Si实质上能用相等的比率进行蚀刻的条件。沟12的深度根据蚀刻时间而变化，但是，在任意的深度，由于刻面10和空腔11，至少在沟12的非SOI区域一侧，能形成以90°以上的角度(钝角19A)接合了底面和侧面的沟12。根据蚀刻的条件，沟12的底面的非SOI区域的接合部附近变为曲面19B。所述沟12可以至少是到BOX层2的深度，也可以形成到硅衬底1中。
接着，如图6H所示，通过用分离用绝缘物层13填充所述沟12，形成STI构造的元件分离区域。
然后，除去所述硅层3和外延硅层5上的掩模材料6，通过众所周知的步骤，在所述硅层3中形成构成逻辑电路的MOSFET QA-1、QA-2、…，在所述外延硅层5中形成构成DRAM的存储单元和读出电路的MOSFET QB-1、QB-2、…等元件，形成图5A所示的半导体器件。
正如所述实施例1和2中说明的那样，所述MOSFET QA-1、QA-2、…和MOSFET QB-1、QB-2、…可以用分别的步骤形成，也可以使一部分或全部的步骤公共地形成。
根据所述的制造方法，因为能利用刻面10和空腔11平滑地接合STI元件分离膜13的下端和外延硅层5，所以能抑制由于对氧化膜和硅的边界部的应力集中，导致外延硅层5中产生结晶缺陷。结果，因为非SOI区域中很难产生结晶缺陷，所以能提供高质量的部分SOI晶片。并且，因为没必要控制体电位，所以单元面积和读出放大部的面积等不会增大。因此，当使用了部分SOI晶片时，不会有损于高集成度，能提供高速并且高性能的半导体器件及其制造方法。
须指出的是，在所述实施例2、3中，当用分离用绝缘物层13埋入沟12，形成STI构造的元件分离区域时，不残留空腔11，但是如图7和8所示，即使在分离用绝缘物层13的下部留下空腔11，也能缓和氧化膜与硅之间的应力，取得了同样的效果。
图7用于说明本发明的实施例2的半导体器件的变形例，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图。如图所示，在分离用绝缘物层13的下部残留着空腔11。
图8用于说明本发明的实施例3的半导体器件的变形例，是表示SOI区域和非SOI区域的边界的STI区域的剖视结构图。如图所示，在分离用绝缘物层13的下部残留着空腔11。
另外，在上述的各实施例中，在非SOI区域的硅衬底1上形成外延硅层5，在该外延硅层5中形成了MOSFET等元件，但是也可以在主体即硅衬底1中形成元件。
那些熟知此技术的人会容易地进行修改并得到附加的利益。因此，本发明的体现并不局限于这里表示和描述的特殊细节和代表实施例。因此，在不偏离于附加的权利要求和它们的等价物所定义的本发明的概念的精神和范围的前提下，可以做出各种修改。

Claims (24)

1.一种半导体器件，包含：
形成了埋入氧化物层的第一半导体区域；
不存在所述埋入氧化物层的第二半导体区域；
在所述第一半导体区域和所述第二半导体区域的交界处，形成深度至少到达所述埋入氧化物层的沟；以及
埋入所述沟中的分离用绝缘物层；
其中，所述分离用绝缘物层的底面与所述第二半导体区域的侧面所成的角度为钝角。
2.如权利要求1所述的半导体器件，其中，所述分离用绝缘物层的所述第一半导体区域附近的底面和所述第一半导体区域的侧面所成的角度与所述分离用绝缘物层底面与所述第二半导体区域的侧面所成的角度不同。
3.如权利要求1所述的半导体器件，其中，所述第二半导体区域是外延硅层，在所述第二半导体区域的与所述分离用绝缘物层的底部的交界处具有刻面。
4.如权利要求1所述的半导体器件，其中，在所述分离用绝缘物层和所述第二半导体区域的交界处的所述第二半导体区域中具有空腔。
5.如权利要求1所述的半导体器件，其中，所述第一半导体区域是SOI区域，所述第二半导体区域是非SOI区域。
6.如权利要求1所述的半导体器件，其中，还具有形成在所述第一半导体区域中的第一元件和形成在所述第二半导体区域中的第二元件。
7.如权利要求6所述的半导体器件，其中，所述第一元件是构成逻辑电路的元件，所述第二元件是构成存储单元的元件。
8.一种半导体器件，包括：
形成了埋入氧化物层的第一半导体区域；
不存在所述埋入氧化物层的第二半导体区域；
在所述第一半导体区域和所述第二半导体区域的交界处，形成深度至少到达所述埋入氧化物层的沟；以及
埋入所述沟中的分离用绝缘物层；
其中，所述分离用绝缘物层的底面与所述第二半导体区域的接合部附近是曲面。
9.如权利要求8所述的半导体器件，其中，所述分离用绝缘物层的所述第一半导体区域附近的底面和所述第一半导体区域的侧面所成的角度与所述分离用绝缘物层的所述第二半导体区域附近的底面和所述第二半导体区域的侧面所成的角度不同。
10.如权利要求8所述的半导体器件，其中，所述第二半导体区域是外延硅层，在所述第二半导体区域的与所述分离用绝缘物层的底部的交界处具有刻面。
11.如权利要求8所述的半导体器件，其中，在所述分离用绝缘物层和所述第二半导体区域的交界处的所述第二半导体区域中具有空腔。
12.如权利要求8所述的半导体器件，其中，所述第一半导体区域是SOI区域，所述第二半导体区域是非SOI区域。
13.如权利要求8所述的半导体器件，其中，还具有形成在所述第一半导体区域中的第一元件和形成在所述第二半导体区域中的第二元件。
14.如权利要求13所述的半导体器件，其中，所述第一元件是构成逻辑电路的元件，所述第二元件是构成存储单元的元件。
15.一种部分SOI晶片的制造方法，包括下列步骤：
有选择地除去在半导体衬底上隔着埋入氧化物层形成有第一硅层的SOI衬底上的所述第一硅层和所述埋入氧化物层的一部分区域；
形成保护膜，使其覆盖残存的所述第一硅层；
在除去了所述第一硅层和所述埋入氧化物层的区域的所述半导体衬底上，通过外延生长形成第二硅层；
进行各向异性蚀刻，在所述第一硅层和所述第二硅层的交界处形成至少到达所述埋入氧化物层、并且底面与所述第二硅层的侧面所成的角度为钝角或底面与所述第二硅层的接合部附近为曲面的沟；以及
在所述沟内埋入分离用绝缘物。
16.如权利要求15所述的部分SOI晶片的制造方法，其中，在形成所述第二硅层的步骤中，外延生长的条件是在所述第二硅层的表面区域的与埋入氧化物层的接合部附近形成刻面的条件。
17.如权利要求15所述的部分SOI晶片的制造方法，其中，在形成所述第二硅层的步骤中，外延生长的条件是在所述保护膜和所述埋入氧化物层的接合部附近生成空腔的条件。
18.如权利要求15所述的部分SOI晶片的制造方法，其中，在形成所述第二硅层的步骤中，外延生长的条件是在所述第二硅层的表面区域的与埋入氧化物层的接合部附近形成刻面、并且在所述保护膜和所述埋入氧化物层的接合部附近生成空腔的条件。
19.如权利要求15所述的部分SOI晶片的制造方法，其中，用于形成所述沟的各向异性蚀刻是所述第一硅层、所述保护膜、所述埋入氧化物层以及所述第二硅层用实质上相等的比率进行蚀刻的条件。
20.一种半导体器件的制造方法，包括下列步骤：
有选择地除去在半导体衬底上隔着埋入氧化物层形成有第一硅层的SOI衬底上的所述第一硅层和所述埋入氧化物层的一部分区域；
形成保护膜，使其覆盖残存的所述第一硅层；
在除去了所述第一硅层和所述埋入氧化物层的区域的所述半导体衬底上，通过外延生长形成第二硅层；
在所述第一硅层和所述第二硅层的交界处形成至少到达所述埋入氧化物层、且底面与所述第二硅层的侧面所成的角度为钝角、或底面的与所述第二硅层的接合部附近为曲面的沟；
在所述沟内埋入分离用绝缘物；以及
在所述第一、第二硅层中分别形成第一、第二元件。
21.如权利要求20所述的半导体器件的制造方法，其中，在形成所述第二硅层的步骤中，外延生长的条件是在所述第二硅层的表面区域的与埋入氧化物层的接合部附近形成刻面的条件。
22.如权利要求20所述的半导体器件的制造方法，其中，在形成所述第二硅层的步骤中，外延生长的条件是在所述保护膜和所述埋入氧化物层的接合部附近生成空腔的条件。
23.如权利要求20所述的半导体器件的制造方法，其中，在形成所述第二硅层的步骤中，外延生长的条件是在所述第二硅层的表面区域的与埋入氧化物层的接合部附近形成刻面、并且在所述保护膜和所述埋入氧化物层的接合部附近生成空腔的条件。
24.如权利要求20所述的半导体器件的制造方法，其中，用于形成所述沟的各向异性蚀刻是所述第一硅层、所述保护膜、所述埋入氧化物层以及所述第二硅层用实质上相等的比率进行蚀刻的条件。
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