CN1309052C - 用于制造垂直dram中的钨/多晶硅字线结构的方法及由此制造的器件 - Google Patents

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Abstract

一种集成电路，包括至少一个半导体存储器阵列和逻辑电路。存储器阵列包括导电字线。逻辑电路包括具有导电栅极的逻辑晶体管。逻辑晶体管的栅极和字线由多晶硅层和金属层构成。在字线中金属层比多晶硅层厚；以及在逻辑晶体管的栅极中金属层比多晶硅层薄。

Description

用于制造垂直DRAM中的钨/多晶硅字线结构的方法 及由此制造的器件
技术领域
本发明涉及制造存储信息的存储器阵列中的字线结构的方法及由此形成的结构，更具体地说涉及DRAM(动态随机存取存储器)阵列。
背景技术
存储器阵列可以是独立存储器芯片的一部分或可以是芯片上的存储器的一部分，芯片上的存储器如微处理器或数字电路处理器的高速缓冲存储器。包括处理信息的电路的“随机逻辑电路”可以包括“存储器支持电路”，“存储器支持电路”提供对存储器阵列的读取/写入能力。随机逻辑电路不限于“存储器支持电路”，还可以包括运算单元、总线、锁存器、锁相回路等。在存储器阵列中，具有在其中包括互连结构的字线和位线。存储器阵列由多个单个的存储器单元构成，每个单元具有至少一个“通过(pass)”或“访问”晶体管。每个“通过”晶体管通过字线之一选通。
对于本发明的目的，“字线”是在晶体管栅极平面处产生的局部互连结构。因此，它们被至少部分地包括，作为栅极导体结构或叠层的整体的部分。
随机逻辑电路中的栅极导体叠层用作晶体管栅极和局部互连。例如，随机逻辑电路中的栅极导体将电信号从栅极接触传递到相邻逻辑晶体管的远端部分。因为存储器阵列被设计成尽可能致密(由此最大化每个给定芯片面积存储的信息量)，因此字线是非常窄而长的导体，其在许多存储器单元之间提供电连接。在典型的现有技术存储器阵列中，字线具有约100nm的宽度，并连接在长度上伸长大于10μm的数百个单个的存储器单元。根据微型化的一般趋势，字线宽度将继续收缩。同时，字线的长度保持尽可能的长，以允许同步访问尽可能多的存储器阵列的单个单元。此外，字线长度的缩小比例不能期望与其宽度的缩小比例一样快。因此，字线的电阻变得越来越高。减小字线电阻的一种简单方法是使它们加厚。但是，在使它们加厚的情况下，每单位长度的电容量变得非常高。另外，高的高宽比(即，线厚度与线宽的比率)使线蚀刻工艺更不可控制，导致线宽和/或侧壁外形的不希望的变化。减小字线电阻的优选方法是引入具有更高导电性的新材料。这种新型材料应该与栅极平面处通常遇到的高温处理(例如，在1000℃下的结激活(junction activation))相兼容。而且，这种新材料应该与晶体管栅极介质相兼容，以便它们不会引起晶体管性能不希望的改变。
随机逻辑晶体管通常被设计成优越的开关，意味着对于给定的“截止电流”，它们的“导通电流”应该被最大化。高的“导通电流”允许在固定的“截止电流”下用最小的功率损耗快速开关(充电或放电)负载电容。而且，随机逻辑电路包括为负载电容的最小值和快速开关而设计的局部互连。由此，局部互连的长度通常保持尽可能的短，以便避免引入用于传送与长的局部互连关联种类的信号的任何额外的延迟时间。晶体管栅极长度的控制(指栅极叠层线的宽度)直接涉及逻辑晶体管的开关性能。影响晶体管栅极长度控制的因素包括栅极导体层的平面化、存在于栅电极叠层中的各种不同材料层的高宽比、以及用于存在于栅电极叠层中的不同材料的选择性反应离子蚀刻(RIE)的可利用性。优选提高平面化。还优选低高宽比。此外，优选更高的蚀刻选择性。
通常，包括局部互连的栅电极结构在下面的隔离结构上布置。例如，连接多个存储器单元的字线在隔离结构上布置，该隔离结构用于隔离存储器单元中的各种电元件(例如，晶体管)以及用于隔离不同的存储器单元。
由此，栅电极叠层材料应该与构成这种隔离结构的几何形状和材料相兼容，以避免不经意的电短路(短路)或开路(断开)。当由于粘附力损失、严重的过蚀刻或在淀积工艺过程中不能保持连续性(例如，在淀积过程中差的台阶覆盖度)部分栅极局部互连失败时，通常形成这种电开路。当在局部互连蚀刻过程中栅极材料没有被完全清除，或另外地，当下面的隔离结构已被严重地过蚀刻允许不经意的电连接到周围的导电结构时，通常形成电短路。
因为不同的设计宗旨，在存储器阵列和随机逻辑电路中栅极导体结构可以有利地不同。在那种情况下，栅极导体结构应该满足兼容性需求，不降低存储器阵列或随机逻辑电路的性能。希望地，在栅极平面构图之前，栅极导体层应该尽可能的平坦。还希望RIE工艺应该能同时蚀刻不同的阵列/逻辑栅极结构，而不会由于不完全蚀刻引起如栅极介质穿通、隔离穿通、电短路的不希望的效应，以及由于过蚀刻引起电开路。希望地，两种导体结构应该与各种栅极介质相兼容，以便“通过”晶体管和逻辑晶体管不具有不希望的性能改变。还希望两种导体结构应该与下面的隔离结构相兼容，以便不损失栅极导体和各个隔离结构之间的粘附力。
多晶硅-金属硅化物栅电极结构被广泛地用于减小栅极导体的导电率。多晶硅是与典型的栅极介质和隔离介质材料相兼容的高温稳定材料。金属硅化物具有呈金属性的导电性，为栅电极叠层提供低电阻。在一个例子中，金属硅化物是在多晶硅层上淀积的硅化钨(WSi)。由多晶硅和淀积的硅化物构成的这种导电叠层通常称为“多晶金属硅化物(polycide)”。多晶硅层厚度被选择为尽可能小，由此防止增加栅电极叠层高宽比和/或电容量，但是同时它被选择为足以蚀刻WSi层、而不损害任何下面的介质结构的厚度。此外，如果硅化钨淀积工艺采用六氟化钨(WF6)气体作为钨前体，那么多晶硅层应该足够厚，以基本上阻挡氟(F)气体或元素氟的扩散。
多晶硅-金属栅电极结构提供电阻的进一步减小，因为元素金属膜的导电率通常大于金属硅化物的导电率。在多晶硅-金属栅电极结构中通常采用难熔元素金属如钨(W)、钼(Mo)和钽(Ta)。在多晶硅和元素金属之间通常布置薄导电扩散阻挡层，以防止高温处理过程中元素金属的硅化。扩散阻挡层通常由导电金属氮化物如氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)和/或各种含硅的三元化合物如WSiN、TiSiN和TaSiN构成。
此外，导电扩散阻挡层也可以包括由其它绝缘材料如氮化硅制成的超薄量子导电阻挡层。一个特别有用的例子是阻挡层由氮化钨(WN)构成的多晶硅-阻挡层-W栅极叠层。在该例子中，钨的RIE对于下面的多晶硅层具有弱的选择性，意味着多晶硅层蚀刻具有与钨(W)层蚀刻几乎相同的速度。而且，钨(W)的RIE需要大的过蚀刻，通常高达100％，以从由隔离结构形成的台阶周围完全清除钨(W)。由于多晶硅和钨(W)之间的弱蚀刻选择性和钨层的过蚀刻需要，多晶硅厚度被选择为大于钨(W)层的厚度，以避免任何栅极介质穿通。
图1示出了Rama Divakaruni等人的，名称为“Gate prespacers for highdensity DRAMs International Symposium on VLSI Technology Systemsand Applications”，台湾台北，8-10(June1999)中描述的现有技术DRAM器件8的剖面图。器件8包括左边的阵列区和右边的支持区，两个区被隔开，如由中心的断裂线所示。硅衬底11A/11B包括阵列区中的有源区11A和支持区中的掺杂的硅11B。
在阵列区中，示出了在存储电容器(未示出)上的深沟槽上形成的掺杂多晶硅柱12。深沟槽的上部被介质区14衬靠在其侧壁上，垂直栅极氧化物层(vGOX)40衬靠在其下的沟槽的侧壁上。在其下部，多晶硅柱12直接邻近于垂直栅极氧化物层(vGOX)40沟槽，如本领域的技术人员很好的理解，由此形成垂直晶体管的栅电极。在衬底11A的上表面附近的有源区11A的任何一侧是介质区14，在介质区14之间具有在有源区AA的上表面上的阵列顶部氧化物(ATO)区15。
在柱12上的左手和右手ATO区15的顶部和中部上形成三个字线叠层26A、26B和26C，其包括覆盖有氮化硅帽盖22，即帽盖氮化物(CN)的多晶金属硅化物导体21P。多晶金属硅化物导体21P通过右边和左边上的ATO15与有源区AA隔离，但是中心字线叠层26B的多晶金属硅化物导体21P与柱12接触。由此，其顶部上的柱12和多晶金属硅化物导体21P包括垂直“通过”晶体管的集成栅极叠层26B。柱的顶部具有在中心字线叠层26B的多晶金属硅化物导体21P的底部和相邻介质区14之间形成的凹部30。
在支持区中，在图1的右边上，衬底11B的上表面覆盖有栅极氧化物(GOX)层17。在GOX层17上，示出的栅电极叠层27包括栅电极和其上的多晶金属硅化物导体21P，其中栅电极包括在GOX层17的表面上形成的掺杂栅极多晶硅层18，多晶金属硅化物导体21P又被帽盖氮化物(CN)层22覆盖。
图2示出了根据如下的对图1的器件8进行改进的器件9，Akatsu等人的名称为“A highly manufacturable 110nm DRAM technology with 8F2vertical transistor cell for 1Gb and beyond”，Symposium on VLSITechnology，P52(2002)。
在图2中，示出了图1的所有元件，改进为在阵列区中的叠层26A-26C的侧壁上和支持区中的栅电极叠层27的侧壁上形成氮化硅隔离层25。此外，导体21A包括WN/W金属双层，没有图1的多晶金属硅化物导体21P。由此，图2所示的栅极叠层(或字线)的电阻值约低于图1的2至4倍，同时保持相似的叠层(或字线)电容量。
Akatsu等人提出了具有垂直通过晶体管、厚顶部氧化物隔离结构、阻挡层-W字线以及多晶硅-阻挡层-W栅极的致密存储器阵列。Akatsu等还提出了具有随机逻辑电路的这种致密存储器阵列的集成，其中随机逻辑电路由具有多晶硅-阻挡层-W栅极的晶体管构成。在存储器阵列中，垂直通过晶体管在硅衬底中制成的各个沟槽的壁上形成。
在图2中，填充到沟槽上的导电多晶硅栓塞12形成垂直通过晶体管的栅极。各个沟槽的多晶硅栓塞12通过字线26B连接，其中字线26B布置在沟槽、顶部氧化物隔离结构以及隔离槽上。字线26B由WN/W金属双层21A构成。在逻辑电路中，晶体管的栅极由多晶硅-阻挡层-金属结构构成。为了提高栅极导体层的平面化，选择阵列中的顶部氧化物的厚度接近逻辑电路区中的多晶硅层的厚度。Akatsu等人提出了在存储器阵列和逻辑电路之间的过渡区中可以存在非平面结构；以及，在逻辑电路中，多晶硅层被制成基本上比金属层更厚，以避免栅极介质穿通。
发明内容
A)由于钨(W)的物理气相淀积(PVD)的工艺(下面指PVDW)对于在各种形状的形貌上形成电极具有很差的台阶覆盖度，因此在垂直DRAM器件的存储器单元阵列中存在如何提高字线连续性的问题。PVDW固有地产生差的台阶覆盖度，即如果存在任何微小的沟槽、凸起、小丘，那么PVDW不能产生均匀的淀积。在用该不均匀的W膜构图之后，在弱点处W线可能不连续。在用于ATO(阵列顶部氧化物)工艺的TOE(顶部氧化物初期)工艺之后垂直DRAM的存储器单元阵列不能具有充分光滑的表面。
某些区域可能具有微小的粗糙、孔或沟槽以及外来材料。因此，在垂直DRAM单元阵列中的WN/W字线由于WN/W字线的不连续性有严重的合格率问题。在WN/W膜下面淀积的非晶Si(热退火之后变为多晶硅)填充微小的孔并使器件的形貌平滑。利用WN/字线下面的中间连续多晶硅层，完全解决了字线不连续性问题。
B)由于字线的叠层高度直接与字线的电容量相关，第二个问题是如何减小字线电容量。可以通过减小字线的高度、使用低-k介质填隙材料、增加相邻字线之间的间距、增加字线和位线之间的距离以及通过减小字线的长度，来减小字线电容量，字线电容量包括字线/字线耦合电容(从字线到字线)和字线与位线的电容量。
总之，阵列区中的电容量的问题更大，在阵列区中阵列中的器件彼此非常紧密的接近。而且，字线的叠层高度直接与字线电容量相关，因此较短的叠层高度增加了电容量。此外，由于RC(电阻-电容)延迟器件速度随字线电容量增加而减小，希望减小的电容量。由此，对于高速器件减小字线电容量有绝对的需要。
C)第三个问题是如何提高器件的阵列区中的金属字线与氧化硅隔离结构之间的粘附力。如果钨(W)金属直接淀积在氧化硅上，那么在高温步骤如结激活退火过程中通常发生粘附力的严重损失和后续分层。在W层和氧化硅层之间存在的WN层略微地提高了字线的粘附性能。然而，粘附力的部分损失可能导致字线部分缺失和各种电开路。非晶硅与氧化硅层和金属结构如阻挡层-W具有良好的粘附力。因此，通过在氧化硅层和金属字线之间淀积非晶硅层，可以完全防止字线分层和相关的不经意电开路。
D)第四个问题是在栅电极叠层RIE工艺过程中如何避免逻辑电路中的栅极介质穿通。
在W RIE(反应离子蚀刻)工艺过程中，W与多晶硅的选择性几乎是1对1。为了防止字线与字线短路，应该采用适当的过蚀刻(50％至100％)。如果支持区中的多晶硅厚度不足够，那么在W RIE工艺之后支持区中的多晶硅将完全被消耗。然后，薄逻辑栅极介质将被暴露，延长的蚀刻导致其穿通。然后，多晶硅RIE工艺将迅速地蚀刻硅衬底。这是所谓的“支持区穿通”。支持区穿通增加源区/漏区中的串联电阻和FET器件的栅电极和源区/漏区之间的重叠电容量。但是，在阵列区中，由于提供了更厚的ATO(阵列顶部氧化物)厚度，因此不发生穿通。
已发现解决上述在MOSFET DRAM器件制造中的问题A-C的关键因素是在阵列区中淀积薄的连续多晶硅层。也发现解决上述问题D的关键因素是在支持区中保持厚的多晶硅层。
根据本发明，提供了一种方法，其中在设置有字线的阵列区和设置有逻辑电路的支持区中淀积厚多晶硅层。然后，只除去阵列区中的厚多晶硅层。接着，从支持区中的厚多晶硅层的上表面和从阵列区中的多晶硅柱除去任何介质如氧化硅。最后，在阵列区和支持区中淀积薄非晶多晶硅层，之后淀积阻挡金属层。
可选地，在阵列区和支持区中的淀积层可以由牺牲薄多晶硅层制成。然后，去除支持区中的牺牲薄多晶硅层，以只在支持区中生长栅极氧化物，接着进行上述方法步骤。
根据本发明，提供一种用于形成集成电路器件的方法，该集成电路器件包括至少一个半导体存储器阵列区和包括支持区的逻辑电路，该方法包括以下步骤。在设置有字线的阵列区和设置有逻辑电路的支持区中形成多晶硅的厚淀积层。然后，只除去阵列区中的厚多晶硅层。然后，在阵列区和支持区中淀积薄多晶硅层。然后，在薄多晶硅层上淀积至少包括元素金属层部分的金属导体涂层；以及然后在阵列区和支持区中分别形成字线和栅电极。
优选，该方法首先在阵列区上形成牺牲多晶硅层，随后在器件上形成栅极氧化物层，以及在淀积薄多晶硅层之前进行预清洗器件的步骤。
优选，在形成牺牲多晶硅层之后在器件上形成栅极氧化物层。
优选，该方法包括在薄多晶硅层和金属层之间形成阻挡层。
优选，在该方法中，薄多晶硅层包括非晶硅。
优选，该方法首先在阵列区上形成覆盖牺牲多晶硅层，随后在器件上形成栅极氧化物层；以及优选该方法包括在薄多晶硅层和金属导体涂层之间形成阻挡层。
优选，在阵列区和支持区中形成字线和栅电极之前在金属层上形成帽盖氮化硅层。
优选，该方法包括在具有多晶硅柱的半导体衬底上形成集成电路器件，其中多晶硅柱在导电字线下面的半导体衬底中的沟槽中，所述柱通过沟槽的侧壁上的介质材料和在除了多晶硅柱之外的所述衬底上形成的阵列顶部氧化物(ATO)层与衬底电绝缘；以及在阵列区和支持区中形成字线和栅电极之后，在其侧壁上形成侧壁隔离层。
优选，该方法包括在阵列区和支持区中淀积薄多晶硅层的步骤之前预清洗的步骤。
根据本发明的另一方面，集成电路器件包括至少一个半导体存储器阵列和逻辑电路。存储器阵列包括导电字线。逻辑电路包括逻辑晶体管的导电栅电极。通过层叠多晶硅材料和至少包括元素金属层部分的金属导体涂层进一步形成栅电极和字线。在字线中金属导体涂层比多晶硅材料厚。在栅电极中金属导体涂层比多晶硅材料薄。
优选，所述栅电极中的多晶硅层包含厚栅电极层和薄电极层的叠层。
优选，所述栅电极中的多晶硅层包含厚栅电极层和薄电极层的叠层；以及阵列层中的多晶硅层只包括薄电极层。
优选，金属导体涂层包括阻挡层和金属层的多层。
优选，所述栅电极中的多晶硅层包含厚栅电极层和薄电极层的叠层；以及所述金属导体涂层包括WN阻挡层和W金属层的双层。优选，集成电路器件形成在半导体衬底上。多晶硅柱形成在导电字线下面的半导体衬底中的沟槽中，所述柱通过所述沟槽的侧壁上的介质材料与衬底绝缘；阵列顶部氧化物(ATO)层形成在除多晶硅柱之外的衬底上。侧壁隔离层形成在阵列区和支持区中的字线和栅电极上。
优选，分别在阵列区和支持区中的字线和栅电极上形成帽盖氮化硅层。
优选，分别在阵列区和支持区中的字线和栅电极上形成帽盖氮化硅层。
优选，分别在阵列区和支持区中的字线和栅电极上形成侧壁隔离层。
附图说明
下面参考附图说明和描述本发明的上述及其它方面和优点，其中：
图1示出了现有技术DRAM器件的剖面图；
图2示出了现有技术DRAM器件的剖面图，该DRAM器件是图1的器件的改进；
图3示出了根据本发明的DRAM器件的剖面图，该DRAM器件是图2的器件的改进；
图4-18示出了图3和18的器件的制造方法；
图19A示出了图2所示的现有技术型栅电极叠层的SEM显微照片，示出邻近于栅电极叠层的支持区穿通；
图19B示出了与图19A并列存在的图18的器件的栅电极叠层；
图20是图2所示的现有技术型器件种类的例子的SEM显微照片，其中由于较短的多晶硅RIE，不充足的过蚀刻留下多晶硅残留物；以及
图21示出了字线电连续的合格率图表。
具体实施方式
图3示出了根据本发明的器件10，该器件10是图2的现有技术的器件9的改进。尽管在支持区中的逻辑电路中的多晶硅-阻挡层-金属栅电极叠层27的基体处保持厚多晶硅层18，但是将附加的薄多晶硅层20引入字线26A-26C以及叠层27。在字线叠层26A-26C中，附加的多晶硅层20用于增加金属导体多层涂层21和隔离结构之间的粘附性，其中金属导体多层涂层21优选包括如下所述的W层下面的下WN膜等，隔离结构即ATO层15和侧壁隔离层25，以及用于通过保形地覆盖在那些隔离结构中的缺陷来提高字线叠层26A-26C的电连续性，而不能通过金属层覆盖和/或填充缺陷则导致字线电连续性的破坏。
字线多晶硅层20不希望地增加每单位长度的字线导体26A-26C的高宽比和电容量。为了最小化这些不希望的效果，字线多晶硅层20被制成基本上薄于金属导体多层涂层21。为了连续，以非晶形式淀积目标厚度大于5nm并优选约10nm至约30nm，更优选20nm的字线多晶硅层20。另外一种方案，厚度可以减小且可以是约5nm至约10nm。字线金属导体多层涂层21的厚度通常在20nm至80nm的范围内，优选为30nm至60nm，更优选在45nm。
金属导体多层涂层21的优选结构包括薄导电扩散阻挡层，例如WN，之后为较厚元素难熔金属层例如W。尽管优选的元素难熔金属是钨，但是也可以使用其它难熔元素金属如钼(Mo)和钽(Ta)。优选的导电扩散阻挡层包括金属氮化物如氮化钨(WN)、氮化钼(MoN)和氮化钽(TaN)。除了任何金属氮化物之外，更优选的导电扩散阻挡层还包括由氮化硅构成的超薄(＜1.5nm)量子导电扩散阻挡层。可以用于扩散阻挡层的其它导电材料包括氮化钛(TiN)，氮化钽(TaN)，含硅的三元化合物如WSiN、TiSiN和TaSiN，金属硅化物如硅化钛TiSi、硅化钽TaSi、硅化钨WSi等。尽管在扩散阻挡层结构中也可以存在少量氧原子，但是氧的存在是不希望的。在Larry Clevenger等人，于2002年9月18日申请的，名称为“Nitride andPolysilicon Interface with Titanium Layer”的美国专利申请序列号10/411,710中提供了优选的多层导电扩散阻挡层的一个例子。
步骤1
参考图4，图3的器件示出了制造的初期阶段。根据工艺如TOE(顶部氧化物初期)工艺在有源区11A上形成ATO(阵列顶部氧化物)层15，在Malik等人，名称为“Structure and Methods for Process Integration inVertical DRAM Cell Fabrication”的共同受让的美国专利号6,620,676中描述了该工艺。Hummler的美国专利号6,620,677，名称为“Support Liner forIsolation Trench Height Control in Vertical DRAM Processing”中描述了包括TOE的形成顶部氧化物的各种方法。
在包括ATO层15和介质区14的阵列区上，在用于阻挡化学蚀刻的阵列区上形成牺牲EA多晶硅层16。
步骤2
参考图5，示出了在形成覆盖薄栅极介质层之后图4的器件，其中优选实施例是在覆盖牺牲多晶硅层16的阵列区中和覆盖衬底11B的支持区中的器件10上形成了栅极氧化物GOX层17。采用的栅极氧化工艺是用于支持区中的栅极氧化形成的正常熔炉氧化工艺。
在该步骤可以使用其它已知的栅极氧化工艺。这些工艺可以包括在各种氧化气氛中进行的快速热氧化(RTO)工艺，该氧化气氛如纯分子氧、水蒸汽、氧气和氢气的混合物、臭氧、N2O、NO以及用某些激发(例如等离子体、远程等离子体、紫外照射、远程强加热)产生的氧原子团。该氧化也可以在氮化步骤之前和之后，以在栅极氧化物中引入所需量的氮原子。
可以使用其它方法淀积包括GOX层17的栅极介质材料。尽管对于栅极介质来说氧化硅或氧氮化硅是非常优选的材料，但是也可以使用其它栅极介质材料如高介电常数(高k)材料(例如，HfO，HfSiO，HfSiON)。而且，栅极氧化工艺可以重复几次，以在不同的逻辑区中形成具有不同厚度和/或化学成分的栅极氧化物层17。在如下所述的步骤5中，在多晶硅去除工艺过程中将除去阵列区中的栅极氧化物层17。
步骤3
参考图6，示出了在阵列和支持区中淀积厚栅极多晶硅层18之后图5的器件，在掺杂的栅极多晶硅的常规覆盖淀积中，通常形成约500至约1000厚度的导电多晶结构。多晶硅层18可以以非晶硅或多晶硅形式淀积。通常在含硅的前体气体如硅烷SiH4、乙硅烷Si2H6或含氯的硅前体气体如SiCl4、SiH2Cl2、SiHCl3以及SiH6Cl6存在的降压下进行淀积工艺。
在淀积混合物中也可以包括载气如氢气(H2)和/或中性气体如氮气(N2)或氩气(Ar)。通常，在该步骤可以采用单晶片反应器如快速热化学气相淀积(RTCVD)反应器或批量式反应器如低压CVD(LPCVD)熔炉。在多晶硅层淀积(就地)过程中可以通过将掺杂剂前体添加到气体混合物来实现多晶硅层的掺杂。
通常使用以下掺杂剂前体：用于砷掺杂的AsH3，用于磷掺杂的PH3，以及用于硼掺杂的B2H6。优选的淀积方法是RTCVD工艺，用SiH4作为硅前体、H2气体作为载气，以及PH3气体作为用于就地磷掺杂的气源。该工艺产生保形的导电(n型)多晶硅层，具有约le20cm-3以上的磷原子浓度。
另外，可以不掺杂地淀积多晶硅层，并可以在淀积之后使用例如离子注入引入掺杂剂。在后一种情况中，可以借助于常规光致抗蚀剂阻挡掩膜在逻辑电路的不同部分中不同地掺杂多晶硅层。
步骤4
参考图7，示出了在覆盖支持区的阻挡掩膜19形成之后图6的器件。阻挡掩膜19是使用常规光刻形成的常规光致抗蚀剂掩膜。
步骤5
参考图8，示出了使用化学下游蚀刻(CDE)从阵列区去除包括栅极多晶硅层18、GOX层17和EA多晶硅层16的图8的左侧上的三个层之后图7的器件，化学下游蚀刻(CDE)涉及使用氟基化学剂，可以用来除去多晶硅和氧化硅层16/17/18。阻挡掩膜19被构图，以便随着CDE工艺进行在阵列区中顺序地露出多晶硅18/GOX17/牺牲多晶硅16。掩膜19保护图8的右侧上的支持区。这允许多晶硅18/GOX17/牺牲涂层至少包括通过干法各向同性蚀刻即化学下游蚀刻(CDE)技术除去的元素金属层部分多晶硅16，该技术各向异性地除去阵列中的多晶硅18/16，对下面的氮化层14具有选择性。
步骤6
参考图9，示出了在标准光致抗蚀剂剥离工艺除去阻挡掩膜19以露出支持区中的栅极氧化物层18的上表面之后图8的器件。注意在抗蚀剂剥离工艺过程中，可以氧化栅极多晶硅层18和柱多晶硅12的露出上表面，产生不希望的化学氧化硅的薄层(厚度小于50)。
步骤7
参考图10，示出了在预清洗(第一预清洗)以从器件10的露出表面除去不希望的任何自然或化学氧化硅的薄层之后图9的器件。
步骤7的下一部分是在阵列区和支持区上淀积覆盖薄多晶硅层20，优选是非晶硅。
使用湿化学剂，即200∶1的DHF进行预清洗。例如，Giewont等人，名称为“Method for improved fabrication of salicide structures”的美国专利号6,475,893描述了此后利用DHF蚀刻完成用于自对准硅化物结构预清洗工艺的改进制造的方法。DHF蚀刻用来除去多晶硅栅极和硅扩散区上的化学或自然氧化物层。DHF蚀刻溶液可以具有约200∶1的去离子水∶(49重量％)HF的浓度。蚀刻在约22℃下进行，直到约150等同的热氧化物被除去。
然后在去离子水中漂洗晶片约600秒，并通过表面张力梯度干燥如在Marangoni干燥机中干燥。在去除光致抗蚀剂之后，接着，在约20℃至25℃之间的温度下，利用200∶1重量百分比的稀释氢氟酸(DHF)的酸溶液，对该结构进行精细的有机清洗约60秒至120秒的时间，用于从表面除去任何自然或化学氧化物。应当注意其它HF溶液可以代替上述溶液，如缓冲氢氟酸(BHF)或其它DHF浓度，只要控制目标去除约30-200的热氧化物，以及使用高质量干燥处理。对于这种预清洗，上氧化物去除目标应该基本上小于ATO层15的厚度。
通过类似于上面的步骤3中的淀积工艺的常规CVD淀积以覆盖、保形的淀积，淀积优选是非晶硅(a-Si)层的薄多晶硅层20。重要的是用于形成薄多晶硅层20的淀积技术制造保形和连续的薄膜。通常，CVD工艺制造具有希望质量的硅薄膜。例如，利用SiH4作为硅前体，H2气体作为载气的RTCVD工艺可以用于该目的。这样选择晶片温度：硅以非晶形式淀积。对于RTCVD工艺，对于淀积非晶硅，晶片温度应该小于约580℃。
通常，在薄膜区(＜200)中非晶硅薄膜具有比多晶硅薄膜更好的连续性。由此，一种方法可以淀积保形的连续非晶硅薄膜，如50薄。低于50，薄膜通常以岛的形式不连续。
因此，薄膜厚度的下限约为50，同时选择上限，以避免字线电容量和/或高宽比显著增加。比它顶部的金属层厚的多晶硅层几乎使每单位长度的字线电容量加倍，因此是非常不希望的。多晶硅层的非常优选的厚度范围是约100至约300，200更非常优选。
步骤8
参考图11，示出了其中在覆盖薄多晶硅层20上形成覆盖WN/W、金属导体多层涂层21的WN/W淀积工艺之后图10的器件。在如图11所示的优选实施例中，图3的金属导体多层涂层21的覆盖淀积由WN的非常薄的扩散阻挡层的淀积形成，接着淀积实质上更厚的元素金属钨(W)层。优选采用物理气相淀积(PVD)工艺形成扩散阻挡层，首先在覆盖薄多晶硅层20上淀积WN的薄膜，然后在WN的薄膜上淀积元素金属层W。
在WN和W层的PVD淀积之前，在第二预清洗中使用DHF溶液清洗薄多晶硅层20的上表面以除去任何自然氧化硅。第二预清洗类似于上面的步骤7中描述的第一预清洗。
在第二预清洗之后立即将晶片装载到超高真空(UHV)PVD***中。
在UHV PVD室中可以通过在UHV中加热晶片至约300℃以及可选地露出加热的晶片表面至中性(例如氩)等离子体离子，进行可选择的就地表面清洗。而且，可以用少量(～5e14-1e16cm-2)的钛(Ti)原子干燥薄多晶硅层20的清洁表面，以防止在薄多晶硅层20和WN/W金属导体多层涂层21之间存在厚介质膜。
钛原子迅速地与存在于界面处的氧和氮结合，形成导电TiON化合物，代替绝缘SiON化合物。可以使用氩等离子体从Ti靶溅射钛原子。形成多层导电高温稳定扩散阻挡层包括Ti表面干燥的详细方法在上面引证的Clevenger等人的申请序列号10/411,710中教导。
接下来，使用氮气/氩气(N2/Ar)等离子体在具有钨(W)靶的PVD室中进行非常薄的氮化钨(WN)膜的PVD。接下来，使用Ar等离子体在相同室中进行元素钨(W)的PVD。选择元素钨层的厚度以提供字线和逻辑栅极叠层的希望薄层电阻。典型字线/栅极叠层薄层电阻范围为约2Ω/sq至约10Ω/sq。该薄层电阻范围对应于约200至约800的钨层厚度。选择非常薄的WN膜的化学成分(W与N比率)和厚度以提供扩散阻挡性能并防止在约900℃至约1050℃的高结激活温度下钨层硅化。同时，在多晶硅层20/18和20/12与WN/W金属导体多层涂层21之间的接触电阻小于约300Ω·μ2。
非常薄的WN层的优选化学成分是这样：氮与钨的比率约0.3∶1至约1.5∶1，更优选为0.8∶1。WN层的优选厚度从约40至约160，更优选为80。由此，WN/W、金属导体多层涂层21的非常优选的厚度范围是约50至约100的WN，以及其上约300至约500的W。通过不中断超高真空和通过改变N2/Ar比率控制WN的化学成分(W与N比率)的就地淀积工艺，多个淀积形成希望的厚度。
步骤9
参考图12，示出了在金属导体多层涂层21上淀积覆盖帽盖氮化硅(CN)层22之后图11的器件。优选，通过CVD淀积形成CN层22，具有1800的目标厚度，在约1500至约2500的范围内。
步骤10
参考图13，示出了在通过如下工艺步骤进行栅极构图之后图12的器件：
1.在帽盖氮化硅(CN)层22上形成ARC(抗反射涂层)23。
2.在ARC层23上淀积光致抗蚀剂24的覆盖层。
3.将覆盖层光致抗蚀剂24暴露于图3的字线26A/26B/26C和栅电极叠层27的图形。
4.显影光致抗蚀剂24，以形成用于图3的字线26A/26B/26C和栅电极叠层27的图形，以构图硬掩膜。
步骤11
参考图14，示出了在通过光致抗蚀剂掩膜24的图形中的ARC23和CN层22的各向异性RIE开口硬掩膜之后图13的器件，其中用常规方法剥离光致抗蚀掩膜24。通过添加少量各向同性成分到其它各向异性RIE工艺可以选择性地调整光致抗蚀剂层24和ARC层23。在制造子光刻线的技术中常常采用调整。
步骤12
参考图15，示出了在WN/W RIE之后图14的器件，其中使用CN层22作为掩膜蚀刻掉包括阵列区和支持区中的所有露出的WN/W金属导体多层涂层21和所有露出的薄多晶硅层20的层，并蚀刻掉支持区中的一些露出的厚多晶硅层18。顶部电极处的功率是300W，底部电极处的功率是75W，以及它是基于氯气(Cl2)的RIE。W与Si的蚀刻比几乎是1∶1，以及W与氧化硅的蚀刻比几乎是20∶1，即在W和Si之间没有蚀刻选择性，但是在氧化硅上有高选择性。
步骤13
参考图16，示出了使用普通的熔炉CVD淀积在约700℃温度下由氮化硅构成的覆盖密封隔离层25的淀积之后图15的器件，其中覆盖密封隔离层25具有约120的厚度。
步骤14
参考图17，示出了在密封隔离层RIE之后图16的器件，其中密封隔离层RIE蚀刻由氮化硅构成的覆盖隔离层25，以形成侧壁隔离层，如本领域的技术人员所理解。
步骤15
参考图18，示出了在使用各向异性RIE工艺除去除了支持区中的侧壁隔离层25之外的栅极多晶硅层18之后图17的器件，如本领域的技术人员所理解。
在结合图4-18的上述工艺步骤之后，申请人制造了图3所示的半导体结构。下面指出与图1-2所示的现有技术相比存在的几个重要发现。
申请人发现支持区中的多晶硅层18和20的厚度以及金属导体多层涂层21的过蚀刻量直接与平坦栅极介质17的穿通现象和衬底11B的侵蚀相关。
支持区穿通
图19A示出了在包括GOX层的衬底11B上形成的图2所示种类的器件9的现有技术型栅电极叠层27，其中在GOX层上形成了栅极多晶硅层18。在衬底11B上是栅极多晶硅层18、W/WN层21、CN层22和栅电极叠层27的侧壁隔离层25。在GOX和栅极多晶硅的右侧示出了支持区穿通。图19B示出了与图19A并列存在的图18的器件的栅电极叠层。
通过放大150,000倍的支持区的剖面图的扫描电子显微镜(SEM)显微照片，图19A中示出了穿通现象和衬底侵蚀。
多晶硅层18和20的组合厚度约大于金属导体多层涂层21的两倍。金属导体多层21的过蚀刻量约为200％。如由图19A可以明显看出，层18和20的厚度和金属导体多层涂层21的过蚀刻量的这种选择导致严重的栅极介质穿通和在多晶硅蚀刻过程中的后续衬底侵蚀。由此，为了避免支持区中的穿通现象，多晶硅层18和20的组合厚度应该大于金属导体多层涂层21的厚度乘以过蚀刻系数。小的过蚀刻系数非常合符需要，因为它们允许更薄的层18和21，更小的总栅极层叠高度，因此减小了栅极叠层的电容量和叠层高宽比。
申请人还发现由于围绕非保形的形貌特征如台阶的导电材料的不完全去除，金属导体多层涂层21的过蚀刻的减小可以导致不经意的电短路。
图20是SEM显微照片，示出了图2的现有技术型栅电极层叠9的例子的简单倾斜示图，由于较短的RIE过蚀刻，不充足的过蚀刻留下多晶硅残留物。图20示出了栅极多晶硅层18、WN/W层21和CN层22以及用于装饰(decoration)的铬(Cr)。
图20提供放大25,000倍的支持区的倾斜示图的SEM显微照片。多晶硅层18和20的组合厚度约大于金属层21的两倍。金属导体多层涂层21的过蚀刻量约为50％。如由图20可以明显看出，没有明显的栅极介质穿通或衬底侵蚀，但是，围绕形貌特征有导电材料的明显残留物。由此，过蚀刻的优选量应该大于50％，以避免不经意的电短路。
过蚀刻的非常优选量是约75％至约100％。
结合前述发现，多晶硅层18和20的组合厚度应该大于金属层21的厚度，优选大于两倍。
图21示出了用于字线电连续的合格率图表。100％的合格率意味着所有测试的字线没有开路。如由图21可以明显看出，与具有约20-60％的电开路的图2所示(现有技术)的字线结构相比，字线中包含薄保形非晶硅层20完全地消除了字线开路。
尽管按照上述具体实施例已经描述了本发明，但是本领域的技术人员认识到在附加权利要求书的精神和范围内可以修改本发明，即在不脱离发明的精神和范围的条件下，可以在形式上和细节上进行改变。由此，所有这种改变落入本发明的范围内，且本发明包括以下权利要求书的主旨。

Claims (20)

1.一种形成集成电路器件的方法，该集成电路器件包括至少一个半导体存储器阵列区和包括支持区的逻辑电路，该方法包括以下步骤：
在设置有字线的所述阵列区和设置有所述逻辑电路的所述支持区中形成多晶硅的厚淀积层；
然后，只除去所述阵列区中的厚多晶硅层；
然后，在所述阵列区和所述支持区中淀积薄多晶硅层；
然后，在所述薄多晶硅层上淀积至少包括元素金属层部分的金属导体涂层；以及
然后，在所述薄多晶硅层上形成字线，并且在所述支持区中、从所述厚多晶硅层和处于所述厚多晶硅层上的所述薄多晶硅层上形成栅电极。
2.根据权利要求1的方法，其中：
该方法首先在所述阵列区上形成牺牲多晶硅层，随后在所述器件上形成栅极氧化物层，以及
在所述薄多晶硅层的淀积之前进行预清洗所述器件的步骤。
3.根据权利要求2的方法，包括在所述薄多晶硅层和所述元素金属层之间形成阻挡层。
4.根据权利要求1的方法，其中所述薄多晶硅层包括非晶硅。
5.根据权利要求4的方法，其中该方法首先在所述阵列区上形成覆盖牺牲多晶硅层，随后在所述器件上形成栅极氧化物层。
6.根据权利要求5的方法，其中在所述薄多晶硅层和所述金属导体涂层之间形成阻挡层。
7.根据权利要求2的方法，其中在形成所述牺牲多晶硅层之后在所述器件上形成栅极氧化物层。
8.根据权利要求1的方法，其中该方法在所述阵列区上形成牺牲多晶硅层之后在所述器件上形成栅极氧化物层。
9.根据权利要求1的方法，其中在所述阵列区和所述支持区中形成字线和栅电极之前在所述元素金属层上形成帽盖氮化硅层。
10.根据权利要求9的方法，包括在具有多晶硅柱的半导体衬底上形成集成电路器件，其中所述多晶硅柱在导电字线下面的所述半导体衬底中的沟槽中，所述柱通过所述沟槽的侧壁上的介质材料和在除了所述多晶硅柱之外的所述衬底上形成的阵列顶部氧化物层与所述衬底电绝缘；以及
在所述阵列区和支持区中形成字线和栅电极之后，在其侧壁上形成侧壁隔离层。
11.根据权利要求1的方法，其中在所述阵列区和所述支持区中淀积所述薄多晶硅层的步骤之前进行预清洗步骤。
12.一种集成电路器件，包括至少一个半导体存储器阵列和逻辑电路，其中：
所述存储器阵列包括导电字线；
所述逻辑电路包括逻辑晶体管的导电栅电极；
通过层叠多晶硅材料和至少包括元素金属层部分的金属导体涂层进一步形成所述栅电极和所述字线；
在所述字线中所述金属导体涂层比所述多晶硅材料厚；以及
在所述栅电极中所述金属导体涂层比所述多晶硅材料薄。
13.根据权利要求12的器件，其中所述栅电极中的所述多晶硅层包含厚栅电极层和薄电极层的叠层。
14.根据权利要求13的器件，其中所述阵列层中的所述多晶硅层只包括薄电极层。
15.根据权利要求12的器件，其中所述金属导体涂层包括阻挡层和元素金属层的多层。
16.根据权利要求13的器件，其中所述金属导体涂层包括WN阻挡层和W金属层的双层。
17.根据权利要求12的器件，其中分别在所述阵列区和所述支持区中的字线和栅电极上形成帽盖氮化硅层。
18.根据权利要求16的器件，其中：
在半导体衬底上形成所述集成电路器件；
在导电字线下面的所述半导体衬底中的沟槽中形成多晶硅柱，所述柱通过所述沟槽侧壁上的介质材料与所述衬底电绝缘；
在除了所述多晶硅柱之外的衬底上形成阵列顶部氧化物层；以及
分别在所述阵列区和所述支持区中的字线和栅电极上形成侧壁隔离层。
19.根据权利要求16的器件，其中分别在所述阵列区和所述支持区中的字线和栅电极上形成帽盖氮化硅层。
20.根据权利要求16的器件，其中分别在所述阵列区和所述支持区中的字线和栅电极上形成侧壁隔离层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838494A (zh) * 2018-08-15 2020-02-25 台湾积体电路制造股份有限公司 嵌入式存储器的单元边界结构、集成电路及其形成方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100529655B1 (ko) * 2003-12-31 2005-11-17 동부아남반도체 주식회사 반도체 장치의 게이트 산화막 형성 방법
JP4370223B2 (ja) * 2004-08-16 2009-11-25 パナソニック株式会社 半導体装置の製造方法
US7417254B2 (en) * 2005-01-14 2008-08-26 Au Optronics Corp. Switching device for a pixel electrode and methods for fabricating the same
TWI267196B (en) * 2005-07-07 2006-11-21 Au Optronics Corp Switching device for a pixel electrode and methods for fabricating the same
US20070082446A1 (en) * 2005-10-07 2007-04-12 Dominik Olligs Methods for fabricating non-volatile memory cell array
KR100675285B1 (ko) 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7790544B2 (en) 2006-03-24 2010-09-07 Micron Technology, Inc. Method of fabricating different gate oxides for different transistors in an integrated circuit
US8652912B2 (en) 2006-12-08 2014-02-18 Micron Technology, Inc. Methods of fabricating a transistor gate including cobalt silicide
US20080150011A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Integrated circuit system with memory system
US7977218B2 (en) * 2006-12-26 2011-07-12 Spansion Llc Thin oxide dummy tiling as charge protection
KR100844940B1 (ko) * 2006-12-27 2008-07-09 주식회사 하이닉스반도체 다중 확산방지막을 구비한 반도체소자 및 그의 제조 방법
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8709951B2 (en) * 2007-07-19 2014-04-29 Texas Instruments Incorporated Implementing state-of-the-art gate transistor, sidewall profile/angle control by tuning gate etch process recipe parameters
US8071441B2 (en) * 2008-02-14 2011-12-06 Micron Technology, Inc Methods of forming DRAM arrays
JP2010092987A (ja) * 2008-10-06 2010-04-22 Toshiba Corp 半導体装置
US8216935B2 (en) * 2009-04-07 2012-07-10 Micron Technology, Inc. Methods of forming transistor gate constructions, methods of forming NAND transistor gate constructions, and methods forming DRAM transistor gate constructions
US8445346B2 (en) 2009-11-03 2013-05-21 Macronix International Co., Ltd. Method of reducing wordline shorting
TWI462230B (zh) * 2009-11-17 2014-11-21 Macronix Int Co Ltd 用以減少字元線間電性短路之記憶體裝置製造方法
CN102088002B (zh) * 2009-12-02 2013-12-04 旺宏电子股份有限公司 制造一种记忆装置的方法
US8268712B2 (en) 2010-05-27 2012-09-18 United Microelectronics Corporation Method of forming metal gate structure and method of forming metal gate transistor
CN102315117B (zh) * 2010-06-30 2013-05-22 中国科学院微电子研究所 一种Mo基/TaN金属栅叠层结构的刻蚀方法
KR101127339B1 (ko) * 2010-11-24 2012-03-29 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
US9537004B2 (en) 2011-05-24 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain formation and structure
KR20130004809A (ko) * 2011-07-04 2013-01-14 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
US8890214B2 (en) * 2011-12-22 2014-11-18 Nan Ya Technology Corporation Method of manufacturing sidewall spacers on a memory device
TWI474484B (zh) * 2012-05-16 2015-02-21 Winbond Electronics Corp 半導體製程
US9136177B2 (en) * 2012-07-30 2015-09-15 Globalfoundries Inc. Methods of forming transistor devices with high-k insulation layers and the resulting devices
KR101950867B1 (ko) * 2012-08-27 2019-04-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9059322B2 (en) * 2012-09-24 2015-06-16 International Business Machines Corporation Semiconductor-on-insulator (SOI) deep trench capacitor
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US9252008B2 (en) 2013-01-11 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
US8853039B2 (en) * 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
US9093468B2 (en) 2013-03-13 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Asymmetric cyclic depositon and etch process for epitaxial formation mechanisms of source and drain regions
US9029226B2 (en) 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
US8877592B2 (en) 2013-03-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of doped film for source and drain regions
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
US9299587B2 (en) 2014-04-10 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Microwave anneal (MWA) for defect recovery
US10978582B2 (en) 2016-06-10 2021-04-13 Intel Corporation Gate patterning for quantum dot devices
WO2017213660A1 (en) * 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
US10867843B2 (en) * 2016-12-05 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for fabrication semiconductor device
CN107564804A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种自对准双图案化方法
CN110391232A (zh) * 2018-04-17 2019-10-29 联华电子股份有限公司 位线栅极及其制作方法
CN108538835B (zh) * 2018-05-16 2024-02-06 长鑫存储技术有限公司 电容器阵列结构及其制备方法
US10529602B1 (en) * 2018-11-13 2020-01-07 Applied Materials, Inc. Method and apparatus for substrate fabrication
US11631680B2 (en) 2018-10-18 2023-04-18 Applied Materials, Inc. Methods and apparatus for smoothing dynamic random access memory bit line metal
US10903112B2 (en) 2018-10-18 2021-01-26 Applied Materials, Inc. Methods and apparatus for smoothing dynamic random access memory bit line metal
US11295786B2 (en) * 2019-02-06 2022-04-05 Applied Materials, Inc. 3D dram structure with high mobility channel
US20210217614A1 (en) * 2020-01-14 2021-07-15 Tokyo Electron Limited Multiple patterning with selective mandrel formation
CN113675143B (zh) * 2020-05-15 2023-10-17 长鑫存储技术有限公司 埋入式字线结构制备方法
CN114068405B (zh) * 2022-01-07 2022-05-06 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
CN117334632A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843821A (en) * 1997-06-04 1998-12-01 Vanguard International Semiconductor Corporation Fabrication method for a cylindrical capacitor for a semiconductor device
US6074908A (en) * 1999-05-26 2000-06-13 Taiwan Semiconductor Manufacturing Company Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits
US6200834B1 (en) * 1999-07-22 2001-03-13 International Business Machines Corporation Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
US6610573B2 (en) * 2001-06-22 2003-08-26 Infineon Technologies Ag Method for forming a single wiring level for transistors with planar and vertical gates on the same substrate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346734B2 (en) 1999-06-04 2002-02-12 International Business Machines Corporation Modified gate conductor processing for poly length control in high density DRAMS
US6326260B1 (en) 2000-06-22 2001-12-04 International Business Machines Corporation Gate prespacers for high density, high performance DRAMs
US6475893B2 (en) 2001-03-30 2002-11-05 International Business Machines Corporation Method for improved fabrication of salicide structures
US20020196651A1 (en) 2001-06-22 2002-12-26 Rolf Weis Memory cell layout with double gate vertical array transistor
US6620676B2 (en) 2001-06-29 2003-09-16 International Business Machines Corporation Structure and methods for process integration in vertical DRAM cell fabrication
US6541810B2 (en) 2001-06-29 2003-04-01 International Business Machines Corporation Modified vertical MOSFET and methods of formation thereof
US6620677B1 (en) 2002-05-31 2003-09-16 Infineon Technologies Ag Support liner for isolation trench height control in vertical DRAM processing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5843821A (en) * 1997-06-04 1998-12-01 Vanguard International Semiconductor Corporation Fabrication method for a cylindrical capacitor for a semiconductor device
US6074908A (en) * 1999-05-26 2000-06-13 Taiwan Semiconductor Manufacturing Company Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits
US6200834B1 (en) * 1999-07-22 2001-03-13 International Business Machines Corporation Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
US6610573B2 (en) * 2001-06-22 2003-08-26 Infineon Technologies Ag Method for forming a single wiring level for transistors with planar and vertical gates on the same substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110838494A (zh) * 2018-08-15 2020-02-25 台湾积体电路制造股份有限公司 嵌入式存储器的单元边界结构、集成电路及其形成方法
CN110838494B (zh) * 2018-08-15 2023-02-07 台湾积体电路制造股份有限公司 嵌入式存储器的单元边界结构、集成电路及其形成方法

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