CN1956186A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种栅电极的布线电阻小、且栅电极和共用接触插头的接触电阻小的半导体装置。半导体装置具备：形成在半导体衬底(10)上且被完全转化成硅化物的第1栅布线(19A)；形成在第1栅布线(19A)的侧面上的第1侧壁(21A)；和形成在活性区域(12)的杂质扩散层(14B)。在形成于半导体衬底(10)上的层间绝缘膜(35)形成有与第1栅布线(19A)及杂质扩散层(14B)连接的共用接触插头(24)。第1栅布线(19A)在与共用接触插头(24)连接的部分具有从第1侧壁(21A)突出的突出部(20A)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，尤其涉及栅布线被完全转化成硅化物且具有局部布线结构的半导体装置及其制造方法。
背景技术
近年来，随着半导体装置的高集成化、高功能化及高速化，对半导体装置的微细化的要求日益高涨。随着半导体装置的微细化，有栅电极的接触电阻及布线电阻增大的倾向，为了降低接触电阻及布线电阻，而将栅电极转化成硅化物。
另外，一直在进行如下的操作：通过将形成在半导体装置内部的、连接栅电极和源漏扩散层的布线等结构形成为局部布线结构，来降低布线电阻。
例如，将栅电极和源漏扩散层电连接的共用接触插头(shared contactplug)，能够通过在层间绝缘膜形成露出栅电极的一部分及源漏扩散层的一部分的接触孔，并在形成的接触孔内填充导电性材料而形成(例如，参照专利文献1)。
图8是表示具备以往的共用接触插头的半导体装置的结构的剖面图。如图8所示，以往的半导体装置具备经由栅氧化膜102形成在硅衬底101上的由硅构成的栅电极103。在栅电极103上形成有硅化物层104，在栅电极103及硅化物层104的侧壁形成有侧壁氧化膜105。另外，具备在硅衬底101的栅电极103的侧方下形成的源漏区域106，在源漏区域106上形成有硅化物层107，并形成有层间氧化膜108使得其覆盖栅电极103及源漏区域106。在层间氧化膜108形成有接触孔109以露出栅电极103的一部分及源漏区域106的一部分，并在接触孔109内形成有共用接触插头110。共用接触插头110与栅电极103及源漏区域106电连接。
通过采用如此的共用接触插头，能够使半导体装置小型化，并且能够通过形成为局部布线结构来降低布线电阻，从而实现高速工作的半导体装置。
专利文献1：日本国专利特开平8-181205号公报
但是，通过对具有所述以往的共用接触插头的半导体装置的反复研究，本发明者们发现，随着栅电极的日益微细化，在将硅化物层104形成于由硅构成的栅电极103上的结构中布线电阻增大，并且栅电极103和共用接触插头110的接触面积减小，因此存在接触电阻增大的问题。
另一方面，近年来，为使半导体装置高速化，而研究了将栅电极完全转化成硅化物，期待通过将栅电极完全转化成硅化物来降低布线电阻。但是，依然存在因栅电极和共用接触插头的接触面积减小而造成的接触电阻增大的问题。
发明内容
本发明解决所述以往的问题，其的目的在于能够实现一种栅电极的布线电阻小，且栅电极和共用接触插头的接触电阻小的半导体装置。
为达到所述目的，本发明将半导体装置形成为如下的结构：在共用接触插头的形成区域，栅布线具有从侧壁突出的突出部。
具体是，本发明提供一种半导体装置，其中，具备：元件隔离区域，，其形成在半导体衬底上；活性区域，其是半导体衬底的由元件隔离区域包围的区域；第1栅布线，其形成在半导体衬底上，且被完全转化成硅化物；绝缘性的第1侧壁，其形成在第1栅布线的侧面上；杂质扩散层，其形成在活性区域；层间绝缘膜，其形成在半导体衬底上，且具有将跨越第1栅布线的一部分和杂质扩散层的一部分的区域露出的开口部；接触插头，其由形成在开口部内的导电性材料构成，且与第1栅布线及杂质扩散层连接，第1栅布线在与接触插头连接的部分具有从第1侧壁突出的突出部。
根据本发明的半导体装置，由于第1栅布线在与接触插头电连接的部分具有从第1侧壁突出的突出部，所以能够增大共用接触插头和栅布线的接触面积。因此，能够降低栅布线和共用接触插头的接触电阻。另外，由于栅布线被完全转化成硅化物，所以能够减小栅布线的布线电阻。
在本发明的半导体装置中，优选，第1栅布线的突出部覆盖第1侧壁的上表面的一部分。通过形成如此的结构，在形成共用接触插头用的接触孔时，能够利用突出部保护侧壁。从而，由于在形成接触孔时侧壁不易被蚀刻，因此能够防止浅的杂质扩散层在共用接触插头的底面露出。其结果是，能够实现共用接触插头和浅的杂质扩散层不短路，且没有接合耐压降低，或接合漏泄电流增大这些情况的半导体装置。
在本发明的半导体装置中，优选，第1栅布线包括第1栅电极和与该第1栅电极形成为一体的第1布线，接触插头与第1布线连接，突出部设置在第1布线的与接触插头连接的部分，第1栅电极未从第1侧壁突出。通过形成如此的结构，当在共用接触插头以外，形成与源漏区域连接的接触插头的情况下，能够防止接触插头和栅电极的短路。
在本发明的半导体装置中，优选，第1侧壁的形成在第1布线的设置有突出部的部分的侧面上的部分的高度，低于形成在第1栅电极的侧面上的部分的高度。通过形成如此的结构，容易形成将侧壁上表面覆盖的突出部，从而能够可靠地保护侧壁。
在本发明的半导体装置中，优选，第1栅布线隔着第1栅绝缘膜形成在活性区域上。
本发明的半导体装置，优选，还具备：第2栅布线，其与第1栅布线留有间隔而形成在半导体衬底上，且被完全转化成硅化物；第2栅绝缘膜，其形成在活性区域上的第2栅布线的下侧部分；绝缘性的第2侧壁，其形成在第2栅布线的侧面上，杂质扩散层是在活性区域的第2栅布线和第1栅布线之间的区域形成的源漏区域。
在本发明的半导体装置中，优选，源漏区域具有：第1扩散层，其形成在活性区域的第2栅布线的侧方的区域；和第2扩散层，其与活性区域的第1扩散层相比，形成在远离第2栅布线且比第1扩散层深的位置，接触插头与第2扩散层电连接。
在本发明的半导体装置中，优选，第2栅布线包括第2栅电极和与该第2栅电极形成为一体的第2布线，第2栅电极形成在第2栅绝缘膜上且未从第2侧壁突出。
在本发明的半导体装置中，优选，第1栅布线由镍的硅化物构成。
本发明的半导体装置，优选，还具备形成在层间绝缘膜和半导体衬底之间的基底保护膜。
在本发明的半导体装置中，优选，接触插头经由硅化物层与杂质扩散层电连接。
本发明提供一种半导体装置的制造方法，其中，具备：工序a，其在半导体衬底中形成元件隔离区域，在半导体衬底中形成由元件隔离区域包围的活性区域；工序b，其在工序a之后，在半导体衬底上形成由含有硅的半导体材料构成的第1栅布线形成膜；工序c，其在第1栅布线形成膜的侧面上形成绝缘性的第1侧壁；工序d，其在工序b之后，在活性区域形成杂质扩散层；工序e，其在工序c及工序d之后，将第1栅布线形成膜完全转化成硅化物，形成第1栅布线；工序f，其在工序e之后，在半导体衬底的整个面上形成层间绝缘膜；工序g，其蚀刻层间绝缘膜，在跨越第1栅布线的一部分和杂质扩散层的一部分的区域形成开口部；工序h，其通过在开口部填充导电性材料，形成与第1栅布线及杂质扩散层电连接的接触插头，在工序e中，在第1栅布线的与接触插头连接的部分形成从第1侧壁突出的突出部。
根据本发明的半导体装置的制造方法，由于在第1栅布线的与接触插头电连接的部分形成从第1侧壁突出的突出部，所以在形成用于形成共用接触插头的凹部时，由于利用突出部保护第1侧壁，所以第1侧壁不易被蚀刻。其结果是，能够实现防止共用接触插头和浅的杂质扩散层的短路，且没有接合耐压降低，或接合漏电流增大这些情况的半导体装置。
在本发明的半导体装置的制造方法中，优选，在工序e中，形成第1栅布线的突出部，使该突出部覆盖第1侧壁的上表面的一部分。
在本发明的半导体装置的制造方法中，优选，在工序e中，由第1栅布线形成膜形成一体地形成了第1栅电极及第1布线的第1栅布线，制作方法在工序d和工序e之间还具备：工序i，其蚀刻第1栅布线形成膜的成为第1栅电极的部分，使第1栅布线形成膜的成为第1栅电极的部分的膜厚薄于栅布线形成膜的形成第1布线的突出部的部分的膜厚，在工序e中，第1栅电极未从第1侧壁突出。
在本发明的半导体装置的制造方法中，优选，在工序i中，使第1栅布线形成膜的成为第1布线的突出部的部分的膜厚与第1侧壁的高度的二分之一相等或比其大。通过形成如此的结构，能够可靠地形成突出部。
在本发明的半导体装置的制造方法中，优选，在工序i中，使第1栅布线形成膜的成为第1栅电极的部分的膜厚薄于第1侧壁的高度的二分之一。通过形成如此的结构，能够在未形成共用接触插头的区域，形成未从侧壁突出的通常的栅布线。
本发明的半导体装置的制造方法，优选，在工序i和工序e之间还具备：工序j，其使形成在第1栅布线形成膜的成为第1布线的突出部的部分的侧面上的侧壁的高度，低于形成在第1栅布线形成膜的成为第1栅电极的部分的侧面上的第1侧壁的高度。通过形成如此的结构，容易形成将第1侧壁的上表面覆盖的突出部。
在本发明的半导体装置的制造方法中，优选，在工序j中，在形成突出部的区域，使第1侧壁的高度低于第1栅布线形成膜的上表面的高度。
本发明的半导体装置的制造方法，优选，在工序e和工序f之间还具备：工序k，其在半导体衬底的整个面上形成基底保护膜，在工序f中，在基底绝缘膜上形成层间绝缘膜。
在本发明的半导体装置的制造方法中，优选，在工序b中，在半导体衬底上，与第1栅布线形成膜留有间隔而形成由含有硅的半导体材料构成的第2栅布线形成膜，在工序c中，在第2栅布线形成膜的侧面上形成绝缘性的第2侧壁，在工序d中，在活性区域的第2栅布线形成膜的侧方的区域形成杂质扩散层，在工序e中，将第2栅布线形成膜完全转化成硅化物，形成第2栅布线。
本发明的半导体装置的制造方法，优选，在工序a和工序b之间，还具备在活性区域上形成栅绝缘膜的工序1，在工序b中，在活性区域上隔着栅绝缘膜形成第1栅布线形成膜及第2栅布线形成膜。
(发明效果)
根据本发明的半导体装置及其制造方法，能够降低栅电极的布线电阻且能够降低栅电极和共用接触插头的接触电阻。
附图说明
图1(a)及(b)表示本发明的第1实施方式的半导体装置，(a)是俯视图，(b)是(a)的Ib-Ib线的剖面图；
图2是按工序顺序表示本发明的第1实施方式的半导体装置的制造方法的剖面图；
图3是按工序顺序表示本发明的第1实施方式的半导体装置的制造方法的剖面图；
图4是按工序顺序表示本发明的第1实施方式的半导体装置的制造方法的剖面图；
图5(a)及(b)表示本发明的第2实施方式的半导体装置，(a)是俯视图，(b)是(a)的Vb-Vb线的剖面图；
图6是按工序顺序表示本发明的第2实施方式的半导体装置的制造方法的剖面图；
图7是按工序顺序表示本发明的第2实施方式的半导体装置的制造方法的剖面图；
图8是表示以往例的半导体装置的剖面图。
图中：10-半导体衬底，11-元件隔离区域，12-井(well)，13A-第1活性区域，13B-第2活性区域，14A-源漏区域，14B-源漏区域，14a-浅的源漏扩散层，14b-深的源漏扩散层，15-栅绝缘膜，15A-第1栅绝缘膜，15B-第2栅绝缘膜，16-硅化物层，17A-第1栅电极，17B-第2栅电极，18A-第1布线，18B-第2布线，19A-第1栅布线，19B-第2栅布线，20A-突出部，20B-突出部，21A-第1侧壁，21B-第2侧壁，22-多晶硅膜，22A-第1栅布线形成膜，22B-第2栅布线形成膜，23-硅氧化膜，23A-第1保护膜，23B-第2保护膜，24-共用接触插头，25-接触插头，32-保护膜，33-金属膜，34-基底保护膜，35-层间绝缘膜，35a-第1接触孔，35b-第2接触孔，41-抗蚀剂掩模，42-抗蚀剂掩模，51A-第1晶体管，51B-第2晶体管。
具体实施方式
(第1实施方式)
以下，参照附图说明本发明的第1实施方式。图1(a)及(b)表示本发明的第1实施方式的半导体装置，(a)表示平面结构，(b)表示(a)的Ib-Ib线的剖面结构。
图1(a)表示在被形成于半导体衬底10的元件隔离区域11包围的第1活性区域13A形成的第1晶体管51A、和在第2活性区域13B形成的第2晶体管51B。第1晶体管51A具有被完全转化成硅化物的第1栅电极17A和在第1活性区域13A形成的源漏区域14A。另外，第2晶体管51B具有被完全转化成硅化物的第2栅电极17B和在第2活性区域13B形成的源漏区域14B。还有，第1晶体管51A和第2晶体管51B都是P型MIS晶体管。
如图1(b)所示，第2晶体管51B具备：第二栅绝缘膜15B，其形成在被半导体衬底10的元件隔离区域11包围的第2活性区域13B上；第2栅电极17B，其形成在第2栅绝缘膜15B上；第2侧壁21B，其形成在第2栅电极17B的侧面上；源漏区域14B，其是在第2活性区域13B的第2栅电极17B的两侧方的区域形成的P型的杂质扩散层。
源漏区域14B由在第2栅电极17B的侧方下形成的浅的源漏扩散层(扩展区域或LDD区域)14a和在第2侧壁21B的侧方下形成的深的源漏扩散层14b构成，在深的源漏扩散层14b的上表面形成有硅化物层16。
在第2活性区域13B上形成有由与第2栅绝缘膜15B相同的绝缘膜构成的第1栅绝缘膜15A、形成在第1栅绝缘膜15A上的被完全转化成硅化物的第1布线18A、和形成在第1布线18A的侧面上的第1侧壁21A。第1布线18A具有从第1侧壁21A突出，并覆盖第1侧壁21A的上表面的一部分的突出部20A。第1布线18A如图1(a)所示与第1晶体管51A的第1栅电极17A一体地形成，通过第1栅电极17A和第1布线18A而形成了被完全转化成硅化物的第1栅布线19A。
另外，第2栅电极17B如图1(a)所示与被完全转化成硅化物的第2布线18B一体地形成，通过第2栅电极17B和第2布线18B而形成了被完全转化成硅化物的第2栅布线19B。第2布线18B在元件隔离区域11及第1活性区域13A上延伸，并通过共用接触插头24与源漏区域14A连接。在第2布线18B的形成有共用接触插头24的区域形成有突出部20B。形成有突出部20B的第2布线18B的结构与如图1(b)所示的形成有突出部20A的第1布线18A的结构相同。
在半导体衬底10上形成有由硅氮化膜构成的基底保护膜34，使得其覆盖第2栅电极17B、第1布线18A、第1侧壁21A及第2侧壁21B等，在基底保护膜34上形成有由硅氧化膜构成的层间绝缘膜35。
在形成于第2活性区域13B的第2栅电极17B的两侧方的深的源漏扩散层14b中一方的区域上，形成有以跨越第1布线18A的方式贯通层间绝缘膜35及基底保护膜34而形成的共用接触插头24，在另一方的区域上，形成有贯通层间绝缘膜35及基底保护膜34而形成的接触插头25。接触插头25和共用接触插头24由填充在接触孔内的钨等导电性材料构成，分别经由硅化物层16与深的源漏扩散层14b连接。
本实施方式的半导体装置的第1布线18A在第1布线18A的与共用接触插头24连接的部分具有从第1侧壁21A突出的突出部20A。突出部20A的宽度由于形成为比第1布线18A的宽度大，所以第1栅布线19A和共用接触插头24的接触面积增大。因此，能够降低第1栅布线19A和共用接触插头24的接触电阻。
另外，由于突出部20A覆盖第1侧壁21A的上表面的一部分，所以当在层间绝缘膜35及基底保护膜34形成接触孔时，突出部20A作为蚀刻掩模而发挥功能，从而能够抑制第1侧壁21A被蚀刻。由此，在形成共用接触插头用的接触孔时，能够防止浅的源漏扩散层14a露出。其结果是，能够抑制因共用接触插头24和浅的源漏扩散层14a短路而造成的晶体管的接合耐压的降低及接合漏电流的增大。
同样，第2布线18B在第2布线18B的与共用接触插头24连接的部分具有从第2侧壁21B突出的突出部20B，突出部20B覆盖第2侧壁21B的上表面的一部分，也可降低第2栅布线19B和共用接触插头24的接触电阻。
以下，参照附图说明根据本实施方式的半导体装置的制造方法。图2～图4就第1实施方式的半导体装置的制造方法而言，按工序顺序表示剖面结构。还有，图2～图4表示图1(a)的Ib-Ib线处的剖面。
首先，如图2(a)所示，在半导体衬底10上，例如利用STI(shallowtrench isolation)法形成用于电隔离元件的元件隔离区域11。由此，在半导体衬底10形成被元件隔离区域11包围的第2活性区域13B。接着，向半导体衬底10离子注入作为P型杂质的硼而形成P型的井12。
接着，如图2(b)所示，在第2活性区域13B上，利用干氧化法、湿氧化法或氧原子团的氧化法等，形成膜厚2nm的由氧化硅构成的栅绝缘膜15。接着，例如利用CVD(chemical vapor deposition)法，在半导体衬底10上的整个面堆积成为栅电极的膜厚80nm的多晶硅膜22，然后在多晶硅膜22上，例如利用CVD法形成在后面的工序中成为多晶硅膜22的保护膜的膜厚60nm的硅氧化膜23。此时，硅氧化膜23的膜厚薄于多晶硅膜22的膜厚。
接着，如图2(c)所示，利用光刻法及干蚀刻法，将硅氧化膜23图形加工成栅布线形状(将栅电极和布线一体化的形状)，形成第1保护膜23A和第2保护膜23B。
接着，将被图形加工的第1保护膜23A和第2保护膜23B作为掩模，通过干蚀刻法蚀刻多晶硅膜22及栅绝缘膜15。由此，形成第1栅布线形成膜22A及第1栅绝缘膜15A、和第2栅布线形成膜22B及第2栅绝缘膜15B。
接着，将第1保护膜23A及第2栅布线形成膜22B作为掩模，通过向第2活性区域13B离子注入作为P型杂质的硼(B)，形成P型的浅的源漏扩散层14a。
还有，在硅氧化膜23的蚀刻中，只要采用以碳氟化合物为主成分的蚀刻气体即可，在多晶硅膜22的蚀刻中，只要采用以氯或溴为主成分的蚀刻气体即可。
接着，如图2(d)所示，在半导体衬底10上的整个面，例如，在利用例如CVD法堆积了膜厚50nm的硅氮化膜后，对堆积的硅氮化膜进行各向异性蚀刻。由此，保留在第1栅布线形成膜22A及第1保护膜23A的侧面、和第2栅布线形成膜22B及第2保护膜23B的侧面形成的部分，除去硅氮化膜。由此，形成将第1栅布线形成膜22A及第1保护膜23A的两侧面连续覆盖的第1侧壁21A、和将第2栅布线形成膜22B及第2保护膜23B的两侧面连续覆盖的第2侧壁21B。
接着，如图2(e)所示，将第1侧壁21A及第2侧壁21B作为掩模，利用离子注入法向第2活性区域13B导入作为P型杂质的硼，在第2活性区域13B的第2栅布线形成膜22B的两侧方(第2侧壁21B的外侧)的区域形成P型的深的源漏扩散层14b。由此，形成由浅的源漏扩散层14a和深的源漏扩散层14b构成的源漏区域14B。
接着，在除去了在深的源漏扩散层14b的上表面形成的自然氧化膜后，在半导体衬底10上采用溅射法堆积膜厚10nm的镍膜(未图示)。其后，通过在氮气气氛中对半导体衬底10进行例如温度320℃的第1次的RTA(rapid thermal annealing)，来使构成半导体衬底10的硅和镍膜反应。
接着，例如，在采用盐酸和过氧化氢溶液的混合酸，除去了残存的未反应的镍膜后，对半导体衬底10进行温度比第1次的RTA高的高温(例如550℃)的第2次的RTA。由此，在深的源漏扩散层14b的上表面形成低电阻的硅化物层16。
接着，如图3(a)所示，当在半导体衬底10上的整个面，形成由成为完全转化成硅化物时的掩模的硅氧化膜构成的第3保护膜32后，利用CMP法使第3保护膜32的表面平坦化，并且进行抛光直至第1保护膜23A及第2保护膜23B的上表面露出。
接着，如图3(b)所示，采用相对氮化硅及多晶硅而选择性地蚀刻氧化硅这一条件的干蚀刻法或湿蚀刻法，蚀刻第1保护膜23A、第2保护膜23B及第3保护膜32的上部，直至第1栅布线形成膜22A及第2栅布线形成膜22B的上表面露出。还有，为了选择性地蚀刻硅氧化膜，在采用干蚀刻法的情况下，例如，只要在如下的条件下进行反应性离子蚀刻即可，即分别以15ml/min(标准状态)、18ml/min(标准状态)及950ml/min(标准状态)的流量向反应室供给C5F8、O2及Ar，使得压力达到6.7Pa，且等离子体产生用的高频(RF)功率为1800W，偏压为1500W，衬底温度为0℃。
接着，如图3(c)所示，形成将第1栅布线形成膜22A中的在后工序中与共用接触插头24连接的部分覆盖的抗蚀剂掩模41。此处，在后工序中形成突出部20A的区域形成抗蚀剂掩模41。接着，除了被抗蚀剂掩模41覆盖的部分，利用干蚀刻来蚀刻第1栅布线形成膜22A及第2栅布线形成膜22B，使膜厚为40nm。还有，虽未图示，但关于第2栅布线形成膜22B，也在形成突出部20B的区域形成抗蚀剂掩模，以不被蚀刻。
接着，如图3(d)所示，在除去了抗蚀剂掩模41后，在第3保护膜32上，采用溅射法堆积膜厚100nm的由镍构成的金属膜33。然后，通过在氮气气氛中对半导体衬底10进行400℃的RTA，使第1栅布线形成膜22A及第2栅布线形成膜22B、和金属膜33反应，从而完全转化成硅化物。还有，金属膜33的膜厚可与形成第1栅布线形成膜22A的突出部20A的区域的膜厚的1.1倍相等或比其大，由此能够可靠地进行第1栅布线形成膜22A及第2栅布线形成膜22B的完全转化成硅化物。
接着，如图3(e)所示，通过除去未反应的金属膜33，形成被完全转化成硅化物的第1栅布线19A(参照图1)，其由具有从第1侧壁21A突出的突出部20A的第1布线18A和未从第1侧壁21A突出的第1栅电极17A(参照图1)构成。同时，形成被完全转化成硅化物的第2栅布线19B(参照图1)，其由具有从第2侧壁21B突出的突出部20B(参照图1)的第2布线18B(参照图1)和未从第2侧壁21B突出的第2栅电极17B构成。
接着，如图4(a)所示，在采用于蚀刻法或湿蚀刻法除去了第3保护膜32后，在半导体衬底10上的整个面，例如利用CVD法堆积膜厚50nm的由硅氮化膜构成的基底保护膜34。
接着，如图4(b)所示，当在基底保护膜34上例如利用CVD法形成了由硅氧化膜构成的层间绝缘膜35后，利用CMP法使层间绝缘膜35的表面平坦化。其后，当在层间绝缘膜35上形成了抗蚀剂掩模(未图示)后，通过采用抗蚀剂掩模进行层间绝缘膜35及基底保护膜34的干蚀刻，形成第1接触孔35a，在其中露出一方的深的源漏扩散层14b上的硅化物层16的一部分、第1侧壁21A的一部分、和第1布线18A的突出部20A的一部分。同时，形成露出另一方的深的源漏扩散层14b上的硅化物层16的一部分的第2接触孔35b。
接着，如图4(c)所示，在除去了抗蚀剂掩模后，在半导体衬底10上，采用CVD法，分别堆积10nm及5nm的成为势垒(barrier)金属层的钛(Ti)及氮化钛(TiN)(未图示)。其后，在堆积的势垒金属层上堆积由钨等构成的金属膜。
接着，利用CMP或回蚀(etch back)法除去堆积在第1接触孔35a及第2接触孔35b的外侧的层间绝缘膜35上的金属膜。由此，形成与一方的深的源漏扩散层14b上的硅化物层16及第1布线18A连接的共用接触插头24、和与另一方的深的源漏扩散层14b上的硅化物层16连接的接触插头25。
本实施方式的半导体装置的制造方法使形成第1栅布线形成膜22A的突出部20A的部分的膜厚比其它部分厚，并完全转化成硅化物。由此，能够容易地形成在形成共用接触插头24的区域具有突出部20A的、被完全转化成硅化物的第1栅布线19A。因此，能够容易地形成共用接触插头24和第1栅电极17A的接触电阻小的半导体装置。
另外，将第1侧壁21A上表面覆盖的第1布线18A的突出部20A，成为形成第1接触孔35a时的蚀刻掩模，能够抑制第1侧壁21A被蚀刻。因此，即使在形成了共用接触插头24的情况下，也能够制造不存在接合耐压降低，或接合漏电流增大这些情况的半导体装置。
为了形成将第1侧壁21A的上表面覆盖的突出部20A，只要在使形成突出部20A的区域的第1栅布线形成膜22A的膜厚等于第1侧壁21A的高度的二分之一或比其大的状态下，将第1栅布线形成膜22A完全转化成硅化物即可。
在本实施方式的半导体装置的制造方法中，第1侧壁21A的高度，与形成突出部20A的区域的第1栅布线形成膜22A的膜厚及第1保护膜23A的膜厚的和大致相等。在本实施方式中，第1栅布线形成膜22A的膜厚为80nm，第1保护膜23A的膜厚为60nm。因此，第1侧壁21A的高度为140nm，形成突出部20A的区域的第1栅布线形成膜22A的膜厚与第1侧壁21A的高度的二分之一相等或比其大。
另外，在完全转化成硅化物时堆积在第1栅布线形成膜22A上的金属膜33的膜厚为100nm，与形成突出部20A的区域的第1栅布线形成膜22A的膜厚的1.1倍相等或比其大。如此，在镍多于硅的条件下，在转化为硅化物化时形成Ni2Si及Ni3Si。通过形成Ni2Si及Ni3Si，转化为硅化物后的膜厚膨胀到多晶硅膜的大约2倍。
在形成共用接触插头24的区域即形成突出部20A的区域，由于第1栅布线形成膜22A的膜厚为80nm，第1侧壁21A的高度为140nm，因此被完全转化成硅化物且膨胀到第1栅布线形成膜22A的膜厚的大约2倍的第1布线18A从第1侧壁21A突出。另外，由于突出的突出部20A也向横向扩展，因此覆盖第1侧壁21A的上表面。同样，第2布线18B的突出部20B也从第2侧壁21B突出，并且覆盖第2侧壁21B的上表面。
另一方面，在未形成共用接触插头24的区域即在形成第2栅电极17B的区域，第2栅布线形成膜22B的膜厚被蚀刻，膜厚为40nm。因此，即使在被完全转化成硅化物的情况下，第2栅电极17B也不从第2侧壁21B突出。同样，第一栅极电极17A也不从第一侧壁21A突出。
还有，多晶硅膜22、硅氧化膜23及金属膜33的膜厚只要根据形成的元件的尺寸适当变更即可。另外，突出部20A覆盖第1侧壁21A上表面的区域，可通过变更多晶硅膜22和硅氧化膜23的膜厚的比率来进行调整。
在本实施方式中，举例说明了2个晶体管，但在半导体衬底上也可以形成其它晶体管。另外，也可以形成晶体管以外的元件，通过共用接触插头与栅布线连接的杂质扩散层并不限于源漏扩散层，例如也可以是形成有二极管的杂质扩散层。
在本实施方式中，由多晶硅膜22形成了第1栅布线19A及第2栅布线19B，但也可以代替多晶硅膜，而采用无定形硅膜。另外，也以采用含有硅的其它半导体材料。
用于完全转化成硅化物的金属膜33采用了镍膜，但也可以采用铂等其它用于完全转化成硅化物的金属膜。作为用于形成硅化物层16的金属采用了镍，但也可以代替之，而例如采用钴、钛或钨等用于转化成硅化物的金属。另外，在这些金属膜的堆积中，也可以代替溅射法，而采用CVD法等。
另外，侧壁采用了硅氮化膜，但也可以采用硅氧化膜和硅氮化膜的叠层结构。
另外，在本实施方式中，形成了覆盖晶体管的基底保护膜34，但也不一定必须形成基底保护膜34。在此种情况下，只要不蚀刻第3保护膜32，在第3保护膜32上堆积层间绝缘膜35即可。
另外，在蚀刻了第3保护膜32后，进行了基底保护膜34的堆积，但也可以在堆积第3保护膜32之前，进行基底保护膜34的堆积。在此种情况下，只要在将第1栅布线19A及第2栅布线19B转化成硅化物时，利用CMP法对形成在基底保护膜34上的第3保护膜32进行抛光，在露出了堆积在第1保护膜23A及第2保护膜23B上的基底保护膜34后，抛光除去基底保护膜34即可。
(第2实施方式)
以下，参照附图说明本发明的第2实施方式。图5(a)及(b)是第2实施方式的半导体装置，(a)表示平面结构，(b)是(a)的Vb-Vb线的剖面结构。在图5中，对与图1相同的结构要素标注相同符号，省略说明。
如图5(b)所示，就本实施方式的半导体装置而言，第1侧壁21A的共用接触插头24的形成区域的高度，低于第2侧壁21B的在第2栅电极17B的侧面上形成的部分的高度。因此，能够在共用接触插头24的形成区域容易地形成突出部20A，突出部20A能够可靠地覆盖第1侧壁21A的上表面。对于其它的构成，与第1实施方式相同。
以下，参照附图说明第2实施方式的半导体装置的制造方法。图6及图7表示本实施方式的半导体装置的制造方法的各工序的剖面结构。另外，由于直至蚀刻第2栅布线形成膜22B，使第2栅布线形成膜22B的膜厚低于第2侧壁21B的高度的二分之一的工序，都与直至第1实施方式的图3(c)的工序相同，所以省略说明。
如图6(a)所示，在半导体衬底10上，将形成栅电极的区域覆盖，形成在形成突出部的区域具有开口的抗蚀剂掩模42。接着，采用抗蚀剂掩模42，蚀刻形成突出部的区域的第1侧壁21A及第2侧壁21B的露出部分，使高度比其它区域低。即，第1侧壁21A及第2侧壁21B的共用接触插头24的形成区域的高度，低于第1侧壁21A的在第1栅电极17A的侧面上形成的部分及第2侧壁21B的在第2栅电极17B的侧面上形成的部分的高度。
接着，如图6(b)所示，在除去了抗蚀剂掩模42后，在第3保护膜32上，采用溅射法堆积膜厚100nm的由镍构成的金属膜33。然后，通过在氮气气氛中对半导体衬底10进行400℃的RTA，使第1栅布线形成膜22A及第2栅布线形成膜22B、和金属膜33反应，完全转化成硅化物。
接着，如图6(c)所示，通过除去未反应的金属膜33，形成被完全转化成硅化物的第1栅布线19A(参照图5)，其由具有从第1侧壁21A突出的突出部20A的第1布线18A和从未第1侧壁21A突出的第1栅电极17A(参照图5)构成。同时，形成被完全转化成硅化物的第2栅布线19B(参照图5)，其由具有从第2侧壁21B突出的突出部20B(参照图5)的第2布线18B(参照图5)和未从第2侧壁21B突出的第2栅电极17B构成。
接着，如图7(a)所示，在采用干蚀刻法或湿蚀刻法除去了第3保护膜32后，在半导体衬底10上的整个面，例如利用CVD法堆积膜厚50nm的由硅氮化膜构成的基底保护膜34。
接着，如图7(b)所示，当在基底保护膜34上，例如利用CVD法形成了由硅氧化膜构成的层间绝缘膜35后，利用CMP法使层间绝缘膜35的表面平坦化。其后，当在层间绝缘膜35上形成了抗蚀剂掩模(未图示)后，通过采用抗蚀剂掩模进行层间绝缘膜35及基底保护膜34的干蚀刻，形成第1接触孔35a，在其中露出一方的深的源漏扩散层14b上的硅化物层16的一部分、第1侧壁21A的一部分、和第1布线18A的突出部20A的一部分。同时，形成露出另一方的深的源漏扩散层14b上的硅化物层16的一部分的第2接触孔35b。
接着，如图7(c)所示，在第1接触孔35a及第2接触孔35b内，与第1实施方式同样，埋入钨等导电性材料。由此，形成与一方的深的源漏扩散层14b上的硅化物层16及第1布线18A连接的共用接触插头24、和与另一方的深的源漏扩散层14b上的硅化物层16连接的接触插头25。
在本实施方式的半导体装置的制造方法中，使第1侧壁21A的形成共用接触插头24的区域的高度低于其它区域的高度。由此，能够容易地形成由具有突出部20A的第1布线18A和没有突出部的第1栅电极17A构成的第1栅布线19A。另外，通过第二侧壁21B也具有同样的结构，能够容易地形成由具有突出部20B的第2布线18B和没有突出部的第2栅电极17B构成的第2栅布线19B。
由此，在形成用于形成共用接触插头24的第1接触孔35a时，能够抑制第1侧壁21A被蚀刻。其结果是，能够抑制产生因共用接触插头24和浅的源漏扩散层14a的短路而导致的漏电流。
第1侧壁21A的形成突出部20A的区域的蚀刻量可以考虑形成突出部20A的区域的第1栅布线形成膜22A的膜厚等确定。在这种情况下，在形成突出部20A的区域，通过使第1侧壁21A的上表面比第1栅布线形成膜22A的上表面低，而容易覆盖第1侧壁21A的上表面。还有，蚀刻后的第1侧壁21A的高度优选比基底保护膜34的膜厚度厚。
还有，在本实施方式中，在进行了第2栅布线形成膜22B的蚀刻后，进行了第1侧壁21A的蚀刻，但也可以在进行了第1侧壁21A的蚀刻后进行第2栅布线形成膜22B的蚀刻。
(产业上的可利用性)
本发明作为栅布线被完全转化成硅化物且具有局部布线结构的半导体装置及其制造方法等是有用的。

Claims (21)

1.一种半导体装置，其中，具备：
元件隔离区域，其形成在半导体衬底上；
活性区域，其是所述半导体衬底的由所述元件隔离区域包围的区域；
第1栅布线，其形成在所述半导体衬底上，且被完全转化成硅化物；
绝缘性的第1侧壁，其形成在所述第1栅布线的侧面上；
杂质扩散层，其形成在所述活性区域；
层间绝缘膜，其形成在所述半导体衬底上，且具有将跨越所述第1栅布线的一部分和所述杂质扩散层的一部分的区域露出的开口部；
接触插头，其由形成在所述开口部内的导电性材料构成，且与所述第1栅布线及所述杂质扩散层连接，
所述第1栅布线在与所述接触插头连接的部分具有从所述第1侧壁突出的突出部。
2.如权利要求1所述的半导体装置，其中，
所述第1栅布线的突出部覆盖所述第1侧壁的上表面的一部分。
3.如权利要求1所述的半导体装置，其中，
所述第1栅布线包括第1栅电极和与该第1栅电极形成为一体的第1布线，
所述接触插头与所述第1布线连接，
所述突出部设置在所述第1布线的与所述接触插头连接的部分，
所述第1栅电极未从所述第1侧壁突出。
4.如权利要求3所述的半导体装置，其中，
所述第1侧壁的形成在所述第1布线的设置有所述突出部的部分的侧面上的部分的高度，低于形成在所述第1栅电极的侧面上的部分的高度。
5.如权利要求1所述的半导体装置，其中，
所述第1栅布线隔着第1栅绝缘膜形成在所述活性区域上。
6.如权利要求1～5中任意一项所述的半导体装置，其中，还具备：
第2栅布线，其与所述第1栅布线留有间隔而形成在所述半导体衬底上，且被完全转化成硅化物；
第2栅绝缘膜，其形成在所述活性区域上的所述第2栅布线的下侧部分；
绝缘性的第2侧壁，其形成在所述第2栅布线的侧面上，
所述杂质扩散层是在所述活性区域的所述第2栅布线和所述第1栅布线之间的区域形成的源漏区域。
7.如权利要求6所述的半导体装置，其中，
所述源漏区域具有：第1扩散层，其形成在所述活性区域的所述第2栅布线的侧方的区域；和第2扩散层，其与所述活性区域的所述第1扩散层相比，形成在远离所述第2栅布线且比所述第1扩散层深的位置，
所述接触插头与所述第2扩散层电连接。
8.如权利要求6所述的半导体装置，其中，
所述第2栅布线包括第2栅电极和与该第2栅电极形成为一体的第2布线，
所述第2栅电极形成在所述第2栅绝缘膜上且未从所述第2侧壁突出。
9.如权利要求1所述的半导体装置，其中，
所述第1栅布线由镍的硅化物构成。
10.如权利要求1所述的半导体装置，其中，
还具备形成在所述层间绝缘膜和所述半导体衬底之间的基底保护膜。
11.如权利要求1所述的半导体装置，其中，
所述接触插头经由硅化物层与所述杂质扩散层电连接。
12.一种半导体装置的制造方法，其中，具备：
工序a，其在半导体衬底中形成元件隔离区域，在所述半导体衬底中形成由所述元件隔离区域包围的活性区域；
工序b，其在所述工序a之后，在所述半导体衬底上形成由含有硅的半导体材料构成的第1栅布线形成膜；
工序c，其在所述第1栅布线形成膜的侧面上形成绝缘性的第1侧壁；
工序d，其在所述工序b之后，在所述活性区域形成杂质扩散层；
工序e，其在所述工序c及所述工序d之后，将所述第1栅布线形成膜完全转化成硅化物，形成第1栅布线；
工序f，其在所述工序e之后，在所述半导体衬底的整个面上形成层间绝缘膜；
工序g，其蚀刻所述层间绝缘膜，在跨越所述第1栅布线的一部分和所述杂质扩散层的一部分的区域形成开口部；
工序h，其通过在所述开口部填充导电性材料，形成与所述第1栅布线及所述杂质扩散层电连接的接触插头，
在所述工序e中，在所述第1栅布线的与所述接触插头连接的部分形成从所述第1侧壁突出的突出部。
13.如权利要求12所述的半导体装置的制造方法，其中，
在所述工序e中，形成所述第1栅布线的突出部，使该突出部覆盖所述第1侧壁的上表面的一部分。
14.如权利要求12所述的半导体装置的制造方法，其中，
在所述工序e中，由所述第1栅布线形成膜形成一体地形成了第1栅电极及第1布线的所述第1栅布线，
在所述工序d和所述工序e之间还具备：工序i，其蚀刻所述第1栅布线形成膜的成为所述第1栅电极的部分，使所述第1栅布线形成膜的成为所述第1栅电极的部分的膜厚薄于所述栅布线形成膜的形成所述第1布线的所述突出部的部分的膜厚，
在所述工序e中，所述第1栅电极未从所述第1侧壁突出。
15.如权利要求14所述的半导体装置的制造方法，其中，
在所述工序i中，使所述第1栅布线形成膜的成为所述第1布线的所述突出部的部分的膜厚与所述第1侧壁的高度的二分之一相等或比其大。
16.如权利要求14所述的半导体装置的制造方法，其中，
在所述工序i中，使所述第1栅布线形成膜的成为所述第1栅电极的部分的膜厚薄于所述第1侧壁的高度的二分之一。
17.如权利要求14所述的半导体装置的制造方法，其中，
在所述工序i和所述工序e之间还具备：工序j，其使形成在所述第1栅布线形成膜的成为所述第1布线的所述突出部的部分的侧面上的所述侧壁的高度，低于形成在所述第1栅布线形成膜的成为所述第1栅电极的部分的侧面上的所述第1侧壁的高度。
18.如权利要求17所述的半导体装置的制造方法，其中，
在所述工序j中，在形成所述突出部的区域，使所述第1侧壁的高度低于所述第1栅布线形成膜的上表面的高度。
19.如权利要求12所述的半导体装置的制造方法，其中，
在所述工序e和所述工序f之间还具备：工序k，其在所述半导体衬底的整个面上形成基底保护膜，
在所述工序f中，在所述基底绝缘膜上形成所述层间绝缘膜。
20.如权利要求12～19中任意一项所述的半导体装置的制造方法，其中，
在所述工序b中，在所述半导体衬底上，与所述第1栅布线形成膜留有间隔而形成由含有硅的半导体材料构成的第2栅布线形成膜，
在所述工序c中，在所述第2栅布线形成膜的侧面上形成绝缘性的第2侧壁，
在所述工序d中，在所述活性区域的所述第2栅布线形成膜的侧方的区域形成所述杂质扩散层，
在所述工序e中，将所述第2栅布线形成膜完全转化成硅化物，形成第2栅布线。
21.如权利要求20所述的半导体装置的制造方法，其中，
在所述工序a和所述工序b之间，还具备在所述活性区域上形成栅绝缘膜的工序1，
在所述工序b中，在所述活性区域上隔着所述栅绝缘膜形成所述第1栅布线形成膜及所述第2栅布线形成膜。
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