CN1300856C - 薄膜晶体管结构及其制作方法 - Google Patents

Abstract

一种薄膜晶体管结构及其制作方法，该结构包括：一衬底；一半导体层，形成于该衬底上；多个相邻的晶体管，每一晶体管包含一位于该半导体层上的栅极和位于该栅极两侧的半导体层中的一对源/漏极区；以及一对轻掺杂漏极(lightly doped drain，LDD)，位于该等栅极中最外两侧栅极的外侧侧壁底下的该半导体层中，且相邻栅极之间的半导体层中实质上不具有LDD。该薄膜晶体管结构同时拥有降低元件漏电流和维持元件供应电流的优点。

Description

薄膜晶体管结构及其制作方法

技术领域

本发明涉及一种薄膜晶体管(thin film transistor，TFT)结构及其制作方法，特别有关于一种仅具有最外侧(outermost)轻掺杂漏极(Lightly DopedDrain，LDD)的多栅极薄膜晶体管结构及其制作方法。

背景技术

多晶硅薄膜晶体管(Poly-Si TFT)已经被广泛应用在有源矩阵型液晶显示器(active matrix liquid crystal display，AMLCD)与静态随机存取存储器(static random access memory，SRAM)中，相比较于非晶硅薄膜晶体管(amorphous TFT)，由于多晶硅TFT晶格排列整齐(order)，有利于内部电子的传输，电子迁移率(mobility)较快，换句话说，电子在其内部所受的阻抗值较小，导致在关闭状态下具有严重的漏电流(leakage current)问题，使LCD损失电荷，或者使SRAM的备用电力消耗。为了解决这个问题，现有技术发展出轻掺杂漏极(lightly doped drain，LDD)结构，用来降低漏极接触面处的电场，从而减少漏电流。但是LDD结构会使源/漏极间具有一高串联阻抗而抑制其导通电流(on-current)，并且如果LDD数目越多，阻抗值就越高，导通电流将越低。通常为了使元件在工作中具有稳定的可靠性而采用多栅极结构，而一般多栅极结构(栅极数目N≥2)的LDD数目是单栅极结构的N倍，也就是说，一般多栅极结构具有较多LDD数目，具有致使导通电流降低等缺点，如图1A所示。以下就结合图1B～1D，说明现有的具有LDD多栅极结构的多晶硅TFT的制作方法。

首先，请参阅图1B，提供一衬底0，该衬底0是一绝缘透明衬底，其表面上包含有一半导体层2和一覆盖住半导体层2的栅极绝缘层4。在现有制作方法中，首先在栅极绝缘层4上利用传统光刻技术定义出一图案化的第一光致抗蚀剂层6，接着利用第一光致抗蚀剂层6作为掩模进行一轻离子掺杂注入工艺8，以使未被第一光致抗蚀剂层6覆盖的半导体层2形成一轻离子掺杂区10(N^-掺杂区域)。

其次，请参阅图1C，顺序剥除第一光致抗蚀剂层6，再利用传统光刻技术重新定义出一图案化的第二光致抗蚀剂层12于栅极绝缘层4上，接着利用第二光致抗蚀剂层12作为掩模施行一重掺杂离子注入工艺14，以使未被该掩模覆盖的半导体层2形成一重离子掺杂区16(N⁺掺杂区域)，用来作为源/漏极区。而上述轻离子掺杂区域10与重离子掺杂区域16的差距区域即是一轻掺杂漏极区17(LDD区域)，用来作为LDD结构。

最后，请参阅图1D，首先剥除第二光致抗蚀剂层12，接着利用溅镀(Sputtering)法沉积一栅极导电层18于栅极绝缘层4上，并定义出一图案化的多栅极结构，其具有一第一栅极金属及一第二栅极金属，构成现有的具有多栅极元件的薄膜晶体管结构，其所拥有的LDD数目等于4。

以下又结合图1E～1G，说明另一种现有的具有LDD多栅极结构的多晶硅TFT的制作方法。

首先，请参阅图1E，提供一衬底20，该衬底20是一绝缘透明衬底，其表面上包含有一半导体层22和一覆盖住半导体层22的栅极绝缘层24。在现有制作方法中，首先在栅极绝缘层24上利用溅镀法沉积一栅极导电层26，并定义出一图案化的多栅极结构，其具有一第一栅极金属及一第二栅极金属，接着利用第一栅极金属和第二栅极金属作为掩模施行一轻掺杂离子注入工艺28，以使未被该掩模覆盖的半导体层22形成一轻离子掺杂区30(N^-掺杂区域)。

其次，请参阅图1F，在上述栅极金属上定义出一图案化的光致抗蚀剂层32，并覆盖该等栅极金属两侧的部分轻离子掺杂区，该部分轻离子掺杂区被预留作为一轻掺杂漏极区34(LDD区域)。并利用该光致抗蚀剂层32作为掩模施行一重掺杂离子注入工艺36，以使未被该掩模覆盖的半导体层22形成一重离子掺杂区38(N⁺掺杂区域)，用来作为源/漏极区。

最后，请参阅图1G，剥除光致抗蚀剂层32，构成现有的具有多栅极元件的薄膜晶体管结构，其所拥有的LDD数目等于4。

然而，现有的具有多栅极的薄膜晶体管结构虽具有LDD，可降低元件的漏电流，但因其所拥有的LDD数目等于4，造成源/漏极间阻抗值过高，导通电流因此降低。同样地，若该多栅极结构的栅极数目延伸至N(N≥2)，则LDD数目将增加为2N，此时高阻值的情况将更严重，影响到供应元件的驱动电流。

发明内容

因此，本发明的目的是提供一种仅具有最外侧LDD的多栅极薄膜晶体管结构及其制作方法。

本发明的另一目的是提供能够同时拥有降低元件漏电流和维持元件供应电流的一种仅具有最外侧LDD的多栅极薄膜晶体管结构及其制作方法。

本发明的特征在于将多栅极结构的LDD数目减少为2，能够同时拥有降低元件漏电流和维持元件供应电流的优点。并且如果栅极数目延伸至N(N≥2)，仍保持LDD数目＝2，即该设计也适用于N≥2(N是栅极数目)的元件。

为了达到上述的目的，本发明提供一种仅具有最外侧LDD的多栅极薄膜晶体管结构的制作方法，包括下列步骤：首先，提供一衬底。接着，形成且定义一图案化半导体层于衬底表面上。其次，形成一栅极绝缘层于衬底上并覆盖半导体层。然后，在栅极绝缘层上定义出一图案化的第一光致抗蚀剂层，其中第一光致抗蚀剂层覆盖住多个栅极预定区及其间的栅极绝缘层，并利用第一光致抗蚀剂层作为掩模施行一轻掺杂离子注入工艺，以使未被该掩模覆盖的半导体层形成一轻离子掺杂区。接着，顺序剥除第一光致抗蚀剂层，重新在栅极绝缘层上定义出一图案化的第二光致抗蚀剂层，其中第二光致抗蚀剂层覆盖住多个栅极预定区及部分的轻离子掺杂区，并利用第二光致抗蚀剂层作为掩模施行一重掺杂离子注入工艺，以使未被掩模覆盖的半导体层形成一重离子掺杂区，用来作为源/漏极区。然后，剥除第二光致抗蚀剂层。最后，形成一栅极导电层于栅极绝缘层上并定义出多个相邻的栅极。

为了达到上述的目的，本发明提供另一种仅具有最外侧LDD的多栅极薄膜晶体管结构的制作方法，包括下列步骤：首先，提供一衬底。其次，形成且定义一图案化半导体层于衬底表面上。接着，形成一栅极绝缘层于衬底上并覆盖半导体层。然后，在栅极绝缘层上形成一栅极导电层并定义出一图案化的多个相邻的栅极。接着，利用该多个栅极作为掩模施行一轻掺杂离子注入工艺，以使未被该掩模覆盖的半导体层形成一轻离子掺杂区。然后，在该多个栅极上定义出一图案化的光致抗蚀剂层，并覆盖该等栅极中最外两侧栅极的外侧侧壁和部分的该轻离子掺杂区。再来，利用该光致抗蚀剂层和多个栅极作为掩模施行一重掺杂离子注入工艺，以使未被该掩模覆盖的半导体层形成一重离子掺杂区，作为源/漏极区。最后，再剥除该光致抗蚀剂层。

为了使本发明的目的、特征和优点能够明显易懂，下文特举优选实施例，并配合附图，做详细说明如下。

附图说明

图1A显示LDD结构对于多栅极薄膜晶体管元件的漏电流和导通电流的影响。

图1B～1D显示现有利用非自对准方式(Non self-alignment)制作具有LDD的多栅极薄膜晶体管结构的方法示意图。

图1E～1G显示现有利用自对准方式(Self-alignment)制作具有LDD的多栅极薄膜晶体管结构的方法示意图。

图2A～2E显示本发明利用非自对准方式(Non self-alignment)制作仅具有最外侧LDD的多栅极薄膜晶体管结构的方法示意图。

图3A～3E显示本发明利用自对准方式(Self-alignment)制作仅具有最外侧LDD的多栅极薄膜晶体管结构的方法示意图。

附图标记说明

(现有部分)

0    衬底                     2    半导体层

4    栅极绝缘层               6    第一光致抗蚀剂层

8    轻度离子掺杂             10   轻离子掺杂区(N^-掺杂区域)

12   第二光致抗蚀剂层         14   重度离子掺杂

16   重离子掺杂区             17   轻掺杂漏极区

     (N⁺掺杂区域)                 (LDD区域)

18   栅极导电层               20   衬底

22   半导体层                 24   栅极绝缘层

26   栅极导电层               28   轻度离子掺杂

30   轻离子掺杂区             32   光致抗蚀剂层

     (N^-掺杂区域)

34   轻掺杂漏极区(LDD区域)    36   重度离子掺杂

38    重离子掺杂区

      (N⁺掺杂区域)

(本发明部分)

40    衬底                      42    半导体层

44    栅极绝缘层                46    第一光致抗蚀剂层

48    轻度离子掺杂              50    轻离子掺杂区(N^-掺杂区域)

52    第二光致抗蚀剂层          54    轻掺杂漏极区(LDD区域)

56    重度离子掺杂              58    重离子掺杂区(N⁺掺杂区域)

59    栅极导电层                60    衬底

62    半导体层                  64    栅极绝缘层

68    轻度离子掺杂              70    轻离子掺杂区(N^-掺杂区域)

72    光致抗蚀剂层              74    轻掺杂漏极区(LDD区域)

76    重度离子掺杂              78    重离子掺杂区(N⁺掺杂区域)

66    栅极导电层

具体实施方式

第一实施例

图2A～2E显示本发明第一实施例的薄膜晶体管结构的制作方法。

首先，请参阅图2A，在一透明绝缘衬底40例如玻璃的表面上，利用化学气相沉积和蚀刻工艺，将一例如是多晶硅层的半导体层42定义并形成在一预定区域，其所沉积的厚度范围约为400～600埃。

然后，请参阅图2B，利用化学气相沉积法沉积一栅极绝缘层44例如是栅氧化层覆盖于半导体层42例如是多晶硅层的表面及部分衬底上，其所沉积的厚度优选范围是500～1500埃。

接着，请参阅图2C，定义一图案化的第一光致抗蚀剂层46于栅极绝缘层44例如是栅氧化层上，且覆盖住多个栅极预定区及其间的栅极绝缘层44，并利用第一光致抗蚀剂层46作为掩模施行一轻掺杂离子注入工艺48，例如是磷(P)或砷(As)离子的轻掺杂离子注入工艺，其优选的掺杂浓度范围是0.2e¹³～5e¹³cm^-2，以使未被该掩模覆盖的半导体层42例如多晶硅层形成一轻离子掺杂区50。

再来，请参阅图2D，顺序剥除第一光致抗蚀剂层46，重新在栅极绝缘层44例如是栅氧化层上定义出一图案化的第二光致抗蚀剂层52，其中第二光致抗蚀剂层52覆盖住多个栅极预定区及部分轻离子掺杂区，而该部分轻离子掺杂区被预留作为轻掺杂漏极区(LDD区域)54，并利用第二光致抗蚀剂层52作为掩模施行一重掺杂离子注入工艺56，例如是磷(P)或砷(As)离子的重掺杂离子注入工艺，其优选的掺杂浓度范围是0.2e¹⁵～5e¹⁵cm^-2，以使未被该掩模覆盖的半导体层42例如多晶硅层形成一重离子掺杂区58，用来作为源/漏极区。

最后，顺序剥除第二光致抗蚀剂层52，再利用溅镀(Sputtering)法沉积一栅极导电层59例如一金属钼层于栅极绝缘层44例如栅氧化层上，并定义出多个相邻的栅极，如图2E所示，其中多个相邻的栅极数目大于或等于2；但在图2E中为了简化附图，仅绘出两个栅极。

第二实施例

图3A～3E显示本发明第二实施例的薄膜晶体管结构的制作方法。

首先，请参阅图3A，在一透明绝缘衬底60例如玻璃的表面上，利用化学气相沉积和蚀刻工艺，将一例如是多晶硅层的半导体层62定义并形成在一预定区域，其所沉积的厚度范围约为400～600埃。

然后，请参阅图3B，利用化学气相沉积法沉积一栅极绝缘层64例如是栅氧化层覆盖于半导体层62例如是多晶硅层的表面及部分衬底上，其所沉积的厚度优选范围是500～1500埃。

接着，请参阅图3C，利用溅镀(Sputtering)法形成一栅极导电层66例如一金属钼层于栅极绝缘层64例如栅氧化层上，其所沉积的钼层厚度的优选范围是1000～5000埃，并定义出一图案化的多个相邻的栅极，其中多个相邻的栅极数目大于或等于2。

接着，仍请参阅图3C，利用上述栅极作为掩模施行一轻掺杂离子注入工艺68，例如是磷(P)或砷(As)离子的轻掺杂离子注入工艺，其优选的掺杂浓度范围是0.2e¹³～5e¹³cm^-2，以使未被该掩模覆盖的半导体层62例如多晶硅层形成一轻离子掺杂区70。

再来，请参阅图3D，在上述的栅极导电层66例如一金属钼层上定义出一图案化的光致抗蚀剂层72，并覆盖该多个栅极中最外两侧栅极的外侧侧壁及部分轻离子掺杂区，而该部分轻离子掺杂区被预留作为轻掺杂漏极区(LDD区域)74。再利用该光致抗蚀剂层72和栅极作为掩模施行一重掺杂离子注入工艺76，例如是磷(P)或砷(As)离子的重掺杂离子注入工艺，其优选的掺杂浓度范围是0.2e¹⁵～5e¹⁵cm^-2，以使未被该掩模覆盖的半导体层62例如是多晶硅层形成一重离子掺杂区78，用来作为源/漏极区。

最后，剥除上述光致抗蚀剂层72，形成如图3E所示的仅具有最外例LDD的多栅极薄膜晶体管结构。其中，为简化图3C～3E，仅绘出两个栅极。

本发明也利用上述实施方式制作一种薄膜晶体管结构，包括：一衬底；一半导体层，形成于该衬底上；多个相邻的晶体管，每一晶体管包含一位于该半导体层上的栅极和位于该栅极两侧的半导体层中一对源/漏极区；以及一对轻掺杂漏极(lightly doped drain，LDD)，位于该等栅极中最外两侧栅极的外侧侧壁底下的该半导体层中，且相邻栅极之间的半导体层中实质上不具有LDD。

现有的具有多栅极的薄膜晶体管结构(栅极数目为N)虽具有LDD，可降低元件的漏电流，但因其拥有LDD数目2N过多而导致源/漏极间阻抗值过高，导通电流因此降低而严重影响到供应元件的驱动电流。

本发明方法的特征是利用光致抗蚀剂工艺中不同区域大小的硬掩模定义出仅具有最外侧LDD对称的位置，即位于多个栅极申最外两侧栅极的外侧侧壁底下的半导体层中，至于相邻栅极之间的半导体层中实质上不具有LDD。

因此根据本发明的方法，将多栅极结构的LDD数目减少至2，能够同时拥有降低元件漏电流和维持元件供应电流的优点。并且不论栅极数目N是多少(N≥2)，仍保持LDD数目等于2。

虽然本发明已结合一优选实施例披露如上，然其并非用以限定本发明，本领域内的技术人员，在不脱离本发明的精神和范围内，可作少许的更动与润饰，例如上述实施方式是以N-MOS为例进行说明，也可依照上述制作P-MOS元件，因此本发明的保护范围以权利要求所界定的为准。

Claims (22)

1.一种薄膜晶体管结构，包括：

一衬底；

一半导体层，形成于该衬底上；

多个相邻的晶体管，每一晶体管包含一位于该半导体层上的栅极和位于该栅极两侧的半导体层中作为源/漏极区的掺杂区；

其中一对轻掺杂漏极位于该多个栅极中最外两侧栅极的外侧侧壁底下的该半导体层中，且相邻栅极之间的半导体层中不具有轻掺杂漏极；

其中该多个栅极中最外两侧栅极中的外侧指不面对相邻栅极的那一侧。

2.如权利要求1所述的薄膜晶体管结构，其中该衬底由玻璃构成。

3.如权利要求1所述的薄膜晶体管结构，其中该半导体层是一多晶硅层。

4.如权利要求1所述的薄膜晶体管结构，其中该多个栅极包括栅极绝缘层和栅极导电层。

5.如权利要求4所述的薄膜晶体管结构，其中该栅极绝缘层是一氧化硅层。

6.如权利要求4所述的薄膜晶体管结构，其中该栅极导电层是一钼层。

7.一种薄膜晶体管的制作方法，包括下列步骤：

提供一衬底；

形成且定义一图案化半导体层于该衬底表面上；

形成一栅极绝缘层于该衬底上并覆盖该半导体层；

在该栅极绝缘层上定义出一图案化的第一光致抗蚀剂层，其中该第一光致抗蚀剂层覆盖住多个栅极预定区及其间的栅极绝缘层，并利用该第一光致抗蚀剂层作为掩模施行一轻掺杂离子注入工艺，以使未被该掩模覆盖的半导体层形成一轻离子掺杂区；

顺序剥除该第一光致抗蚀剂层，在该栅极绝缘层上重新定义出一图案化的第二光致抗蚀剂层，其中该第二光致抗蚀剂层覆盖住多个栅极预定区及部分轻离子掺杂区，并利用该第二光致抗蚀剂层作为掩模施行一重掺杂离子注入工艺，以使未被该掩模覆盖的半导体层形成一重离子掺杂区，用来作为源/漏极区；

剥除该第二光致抗蚀剂层；以及

形成一栅极导电层于该栅极绝缘层上并定义出多个相邻的栅极；

8.如权利要求7所述的薄膜晶体管的制作方法，其中该多个多个相邻的栅极数目等于2。

9.如权利要求8所述的方法，其中该多个多个相邻的栅极数目大于2。

10.如权利要求7所述的方法，其中该衬底由玻璃构成。

11.如权利要求7所述的方法，其中该半导体层是一多晶硅层。

12.如权利要求7所述的方法，其中利用化学气相沉积法沉积一厚度范围约500～1500埃的该栅极绝缘层。

13.如权利要求7所述的方法，其中利用溅镀法沉积该栅极导电层。

14.如权利要求13所述的方法，其中该栅极导电层是一钼层。

15.一种薄膜晶体管的制作方法，该方法包括下列步骤：

提供一衬底；

形成且定义一图案化半导体层于该衬底表面上；

形成一栅极绝缘层于该衬底上并覆盖该半导体层；

形成一栅极导电层于该栅极绝缘层上并定义出一图案化的多个相邻的栅极；

利用该多个栅极作为掩模施行一轻掺杂离子注入工艺，以使未被该掩模覆盖的半导体层形成一轻离子掺杂区；

在该多个栅极上定义出一图案化的光致抗蚀剂层，并覆盖该多个栅极中最外两侧栅极的外侧侧壁及部分的该轻离子掺杂区；

利用该光致抗蚀剂层和该多个栅极作为掩模施行一重掺杂离子注入工艺，以使未被该掩模覆盖的半导体层形成一重离子掺杂区，作为源/漏极区；

剥除该光致抗蚀剂层；以及

其中该多个栅极中最外两侧栅极中的外侧指不面对相邻栅极的那一侧。

16.如权利要求15所述的方法，其中该多个相邻的栅极数目等于2。

17.如权利要求16所述的方法，其中该多个相邻的栅极数目大于2。

18.如权利要求17所述的方法，其中该衬底由玻璃构成。

19.如权利要求15所述的方法，其中该半导体层是一多晶硅层。

20.如权利要求15所述的方法，其中利用化学气相沉积法沉积一厚度范围约500～1500埃的该栅极绝缘层。

21.如权利要求15所述的方法，其中利用溅镀法沉积该栅极导电层。

22.如权利要求21所述的方法，其中该栅极导电层是一钼层。

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