CN1297892C - 用于微处理器的中断控制器 - Google Patents

Abstract

一种用于微处理器(30)的中断控制器，包括多个事件存储器(40，41)，它们被组合为至少一个组，并且每个事件存储器具有用于一个设置信号(5)的输入端、用于描述事件存储器(40，41)的状态的一个事件存储器信号(4)的输出端，其中，当检测到与一个事件存储器(40，41)相关联的一个事件信号(8)的启动时，用于这个事件存储器(40，41)的设置信号(5)变为有效；其中所述事件存储器信号(4)连接到用于微处理器(30)的一个中断信号(9)；其中，所述微处理器(30)经由一个数据总线(10)来读取和写入访问事件存储器信号(4)并且其中每个事件存储器(40，41)具有用于一个复位信号(3)的输入端，所述中断控制器被设计使得，可以单独地或以组来特定地改变事件存储器，而事件不在处理中被无意丢失——这意味着它们不能被处理。为此，当微处理器(30)利用一个第一写信号(15)进行写访问包括一个事件存储器(40，41)的一个组的时候，用于在这个组中的这个事件存储器(40，41)的复位信号(3)变得有效，并且同时，来自与这个事件存储器(40，41)相关的微处理器(30)的单独信号(16)在数据总线(10)上有效。

Description

用于微处理器的中断控制器

技术领域

本发明涉及一种用于微处理器的中断控制器，所述微处理器具有多个事件存储器，它们被组合来形成至少一组，并且每个事件存储器具有用于一个设置信号的输入端和用于一个事件存储器信号的输出端，所述事件存储器信号描述事件存储器的状态，其中当检测到与这个事件存储器相关的事件信号的启动时，所述用于事件存储器的设置信号变为有效，其中事件存储器信号连接到用于微处理器的中断信号，其中微处理器经由数据总线来对事件存储器信号进行读和写访问，并且其中每个事件存储器具有用于一个复位信号的输入端。

背景技术

这个中断控制器打算用于例如用于记录或再现光信息介质上的信息的设备中。

当特定事件发生时，中断控制器中断在微处理器中的程序执行，以便微处理器能够在继续执行被中断的程序之前执行被称为中断例程的程序例程。当检测到对应的事件信号的启动时，以中断信号的形式来向微处理器发信号通知这样的事件的发生。按照微处理器的使用或任务，每个事件信号或中断信号可以具有与其相关的专用的中断例程。或者，可以向不同的事件信号或中断信号分配相同的中断例程。

另外，中断控制器被公知可以特别地用于启动或停用独立的中断信号。因为有时不可能中断程序执行，并且中断信号可能在中断再次可能之前实际再次失效，因此一般存储事件信号的启动直到微处理器实际地执行相关的中断例程。为此，提供了一个“事件存储器(event memory)”，当例如作为边缘检测的结果而检测到事件信号的启动时设置事件存储器，当相关的中断例程被执行时复位事件存储器。

事件存储器的复位原则上可以被微处理器本身触发而不受中断例程的影响，或者可以被中断例程中的指令触发。

只有每个中断信号具有与其相关的专用的中断例程的时候，仅仅通过微处理器本身而不受中断例程影响的事件存储器的复位一般才是可能的，并且停用中断信号的一个装置被布置在事件存储器的上游。

但是，停用中断信号的装置一般被布置在事件存储器的下游，以便在中断信号的简短停用期间发生的事件也可以被处理。但是，这个配置要求在重新启动之前有可能在特定的基础上有选择地复位与被停用的中断信号相关的事件存储器，以便防止一个事件无意触发中断，这在过去是一个长的过程，例如在长时间的停用的情况下。这需要一个使用程序命令来复位的装置。

如果一个具体的中断例程被不同的事件继而被不同的中断信号调用，则中断例程一般能够建立哪个事件或哪些事件已经触发了中断例程。为此，微处理器读访问事件存储器信号。仅仅当中断例程已经读取了事件存储器的状态的时候，事件存储器被复位。这也需要一个利用程序命令来复位的装置。

实际上，事件存储器经常被组合为组来被微处理器访问，以便改善有效性。因此，例如在具有8位数据总线宽度的微处理器的情况下，8个相应的事件存储器被组合形成一个8比特的值。因此，一个8位处理器能够同时访问最多8个事件存储器。如果存在多于8个事件存储器，则这样的处理器需要以多个连续步骤访问事件存储器或事件存储器组。

用于复位事件存储器的不同方法是从实践中了解的。

一种选择用于微处理器一读取事件存储器组的状态就由复位电路复位的这个组中的所有事件存储器。但是这个方法不允许单独的事件存储器被特定地复位。另外，它要求复位电路的非常复杂的实现方式，以便保证仅仅复位已经被微处理器当读取所述组时检测为有效的那些事件存储器，因为在微处理器的读访问期间，用于所述组的中断信号可以变得有效，并且因此在读取期间改变了所述组的状态。如果一个事件存储器被复位而不用微处理器已经将这个事件存储器检测为有效，则这个事件并不被处理而被丢失。

在一个组或所有组中的所有事件存储器被程序命令而不是复位电路复位同样是公知的实践，像在上述的情况中一样——具体上是如果在读取期间或在读取和复位之间所述组的状态被新事件改变，产生相同的问题。

同样是公知实践的是，使得微处理器可以读访问和写访问事件存储器。这意味着即使当事件存储器已经被组合到一组中的时候，单独的事件存储器的特定改变、特别是复位是可能的。微处理器读取组的状态，改变已经读取的数据值以便要复位的事件存储器被清除，读取返回组的新状态。如果在读取期间或在读取和复位之间由新的事件改变了组的状态，则这个方法也可能丢失未处理的事件。在这种情况下，微处理器在读取期间将用于新事件的事件存储器检测为仍然无效，并且将这个无效状态写回这些事件存储器，其结果是事件被丢失。

发明内容

因此，本发明的目的在于设计一种在上述前言中所述类型的中断控制器，以便可以在特定的基础上单独地或以组来改变事件存储器，而事件不在处理中被无意丢失——这意味着它们不能被处理。

通过在独立权利要求1中指定的特征来实现这个目的。在从属权利要求中指定了有益的细化部分。

本发明的中断控制器的特征在于，当微处理器利用第一写信号进行写访问包括特定事件存储器的一个组的时候，用于在这个组中的这个事件存储器的复位信号变得有效，并且，来自与这个事件存储器相关的微处理器的单独信号在数据总线上有效。本发明的中断控制器因此使得单独的事件存储器可以被程序命令特定地和安全地复位。

在本发明的中断控制器的一种有益的实现选择形式中，以来自逻辑与功能块的输出信号的形式来获得对于在一个组中的每个事件存储器的复位信号，所述逻辑与功能块将在数据总线上的来自微处理器的那个单独信号与第一写信号逻辑地组合，其中所述单独信号与相应的事件存储器相关联，微处理器使用第一写信号来访问在这个组中的事件存储器。

有利的是，每个事件存储器被分配了与在读访问适当的组期间的相应事件存储器的状态向微处理器传送的数据字节的比特相同的比特来作为来自微处理器的单独信号。

在本发明的中断控制器的一种有益的改善形式中，当来自微处理器的中断确认信号指示与在一个组中的一个特定事件存储器相关的中断例程正在被执行的时候，用于这个事件存储器的复位信号也变得有效。这个实施例使得单独的事件存储器可以被程序命令和处理器信号特定地和安全地复位。

在这种情况下，以来自逻辑或功能块的输出信号的形式来有益地获得对于在一个组中的每个事件存储器的复位信号，所述逻辑或功能块将适当的中断确认信号与来自逻辑与功能块的输出信号逻辑地组合，逻辑与功能块继而将在数据总线上的来自微处理器的单独信号与第一写信号逻辑地组合，其中所述的单独信号与相应的事件存储器相关联，微处理器使用第一写信号来访问在这个组中的事件存储器。

如果本发明的中断控制器被设计使得微处理器利用不同的存储器地址来写访问每组事件存储器，以便微处理器利用第一写信号和第二写信号来写访问在一个组中的事件存储器，则特别有利。

在这种情况下，事件存储器不仅能够被程序命令特定地和安全地复位，而且可以被特定地和安全地设置。为此，本发明的中断控制器被有利地设计使得，当微处理器利用第二写信号进行写访问包括特定事件存储器的组的时候，这个事件存储器的设置信号变得有效，并且同时使得来自与这个事件存储器相关的微处理器的单独信号在总线上有效。

利用本发明的中断控制器的这个变化方式，如果以来自逻辑或功能块的输出信号的形式来获得对于在一个组中的每个事件存储器的设置信号，则是有利的，所述逻辑或功能块将与相应的事件存储器相关联的事件信号与来自逻辑与功能块的输出信号逻辑地组合，逻辑与功能块继而将在数据总线上的来自微处理器的单独信号与第二写信号逻辑地组合，其中所述单独信号与相应的事件存储器相关联，微处理器使用第二写信号来访问在这个组中的事件存储器。

在这个方面，如果微处理器使用来进行对组的写访问的第二存储器地址与微处理器使用来进行对这个组的读取访问的存储器地址相同则特别有益，因为那就可以使用对于大量的微处理器公知的“读-改-写(read-modify-write)”指令。

在本发明的中断控制器的另一个有益实施例中，其中所述微处理器不仅允许单独的事件存储器的特定的、安全复位，而且允许通过程序命令的写访问，当微处理器使用第二写信号来进行对包括一个特定事件存储器的组的写访问并且与这个事件存储器相关的独立信号在数据总线上有效的时候，设置这个特定的事件存储器。当微处理器使用第二写信号来进行对包括一个特定事件存储器的组的写访问并且与这个事件存储器相关的独立信号在数据总线上无效的时候，复位这个特定的事件存储器。

原则上，可以根据连接来异步地或以时钟控制的方式来改变、复位和设置事件存储器。

原则上，对于有益地细化或发展本发明的公开内容存在不同的选择。在这个方面，首先参考引用权利要求1的权利要求，其次参考下面参照附图2-8对本发明的7个典型实施例的说明。为了图解本发明的思想，参照图1说明了本发明所基于的现有技术。

附图说明

下面参照附图来更详细地说明本发明，其中：

图1示出了现有技术的中断控制器的基本电路图，

图2示出了允许事件存储器的特定复位的本发明的中断控制器的基本电路图，其中事件存储器的特定复位作为由微处理器的写行为的结果，

图3示出了允许事件存储器的特定复位的本发明的中断控制器的基本电路图，其中事件存储器的特定复位作为由微处理器的写行为的结果和来自微处理器的中断确认信号的结果，

图4示出了允许事件存储器的特定复位和事件存储器的特定设置的本发明的中断控制器的基本电路图，其中事件存储器的特定复位和事件存储器的特定设置作为由微处理器的写行为的结果，

图5示出了允许事件存储器的特定复位和事件存储器的特定设置的本发明的中断控制器的基本电路图，其中事件存储器的特定复位作为由微处理器的写行为的结果和来自微处理器的中断确认信号的结果，事件存储器的特定设置作为由微处理器的写行为的结果，

图6示出了允许事件存储器的特定复位和事件存储器的异步改变的本发明的中断控制器的基本电路图，其中事件存储器的特定复位作为由微处理器的写行为的结果，事件存储器的异步改变作为由微处理器的写行为的结果，

图7示出了允许事件存储器的特定复位和事件存储器的异步改变的本发明的中断控制器的基本电路图，其中事件存储器的特定复位作为由微处理器的写行为的结果和来自微处理器的中断确认信号的结果，事件存储器的异步改变作为由微处理器的写行为的结果，

图8示出了允许事件存储器的特定复位和事件存储器的时钟控制的改变的本发明的中断控制器的基本电路图，其中事件存储器的特定复位作为由微处理器的写行为的结果和来自微处理器的中断确认信号的结果，事件存储器的时钟控制的改变作为由微处理器的写行为的结果。

附图标号的列表：

1：微处理器的中断输入端

2：当启动中断例程时有效的中断确认信号

3：事件存储器复位信号

4：事件存储器信号

5：事件存储器设置信号

6：用于中断事件的启动信号(使能)

7：事件脉冲信号

8：事件信号

9：中断信号

10：数据总线

11：来自微处理器的读取信号

13：数据时钟信号

14：数据输入信号

15：来自微处理器的第一写入信号

16：在数据总线上的单独信号(比特)

17：来自微处理器的第二写信号

18：在数据中线上的单独信号(比特)

19：软件控制的复位信号

20：软件控制的设置信号

30：微处理器

40：事件存储器

41：事件存储器

50：边缘检测块

60：组合逻辑块(对于所有输入端的逻辑与功能，AND)

61：组合逻辑块(对于所有输入端的逻辑与功能，AND)

62：组合逻辑块(对于所有输入端的逻辑与功能，AND)

63：组合逻辑块(对于所有输入端的逻辑与功能，AND)

70：组合逻辑块(对于所有输入端的逻辑或功能，OR)

71：组合逻辑块(对于所有输入端的逻辑或功能，OR)

72：组合逻辑块(对于所有输入端的逻辑或功能，OR)

73：组合逻辑块(对于所有输入端的逻辑或功能，OR)

80：读取寄存器

90：反相块(输入的逻辑反相，NOT)

具体实施方式

在附图中，相同的电路元件和信号被提供标准的附图标号。

现有技术公知的、图1所示的、用于微处理器30的中断控制器在这种情况下例如包括：两个事件存储器40和41，它们被组合来形成一个组。每个事件存储器40和41具有用于一个设置信号5的输入端、用于一个数据时钟信号13和用于一个数据输入信号14的输入端、用于描述各个事件存储器40或41的状态的一个事件存储器信号4的输出端。当适当的边缘检测块50检测到与这个事件存储器40或41相关的事件信号的启动的时候事件存储器40或41的设置信号5变为有效。在这种情况下，从边缘检测块50向事件存储器40或41发生事件脉冲信号7来作为设置信号5。在每个事件存储器40和41的下游布置了逻辑与功能块60形式的相应中断启动部分，它将用于中断事件的启动信号6与相应的事件存储器信号4逻辑地组合。来自逻辑与功能块60的输出信号被称为中断信号9，它在这种情况下的图解的示例中的路径是经由逻辑或功能块70向微处理器30的中断输入端1。

当来自微处理器30的读取信号11有效的时候，微处理器30可以使用数据总线10来从读取寄存器80检索事件存储器40和41的事件存储器信号4。另外，当来自微处理器30的写信号15有效的时候，微处理器30写访问事件存储器40和41。根据施加到事件存储器40或41作为数据时钟信号13的写信号15的定时，在数据总线10上用于相应的事件存储器40或41的单独信号16随后被写入事件存储器40或41作为数据输入信号14。在这种情况下，每个事件存储器40和41因此具有通过微处理器30的每次写访问操作向其写入的新信息。

在图2-8中所示的本发明的中断控制器中，事件存储器40和41被从一个存储单元分别构造，这个存储单元具有用于设置信号5的输入端、用于复位信号3的输入端和用于事件存储器信号4的输出端。事件存储器40和41分别被组合来形成一个组。

象在图1所示的公知中断控制器的情况那样，当检测到与事件存储器40或41相关的事件信号8的启动的时候，用于事件存储器40或41的设置信号5变为有效。来自每个事件存储器40、41的事件存储器信号4经由逻辑与功能块60连接到用于微处理器30的中断信号9，以便可以利用启动信号6来启动或停用相应的事件存储器信号4。有益的是，启动信号6的形式是用于微处理器30的数据存储器的状态信号。

中断信号9或者象图3、5、7和8中那样直接或者象图2、4和6中那样经由逻辑或功能块70来连接到微处理器30的中断输入端1。利用逻辑或功能块70，来自多个事件的中断信号9可以被组合到一个中断输入端1上。

在图2-8所示的本发明的中断控制器的情况下，微处理器30也读访问作为数据值来自在一个组中的事件存储器40和41的事件存储器信号4，就象在图1所示的中断控制器的情况那样。读取寄存器80的每个存储器状态因此表示用于微处理器30的数据字节的一个比特。

在图2所示的中断控制器中，当微处理器30进行对包括这个事件存储器40或41的组的写访问、并且同时与在所述组中的这个事件存储器40或41相关的来自微处理器30的单独信号16在数据总线10上有效的时候，来自事件存储器40或41的复位信号3变为有效。这有益地涉及使用基于事件存储器40或41的状态的数据字节的相同比特，这个比特在读访问适当的组期间也被传送到微处理器30。为此，来自微处理器30的写信号15和用于事件存储器40或41的单独信号16被通过逻辑与功能块61组合，逻辑与功能块61的输出信号形成用于相应的事件存储器40或41的软件控制的复位信号19。图2所示的本发明的中断控制器的实施例因此允许通过程序命令进行的对单独的事件存储器40和41的特定、安全的复位。

在图3所示的中断控制器的情况下，通过与图2所示的变化形式对比，当来自微处理器30的中断确认信号2指示与这个事件存储器40或41的中断例程正在被执行的时候，用于事件存储器40或41的复位信号3也另外变为有效。为此，来自微处理器30的中断确认信号2和用于事件存储器40或41的软件控制复位信号19被通过逻辑或功能块71逻辑地组合，逻辑或功能块71的输出信号形成用于事件存储器40或41的复位信号3。在本发明的中断控制器的这个变化方式中，可以通过程序命令和通过处理信号来特定地和安全地复位单独的事件存储器40和41。

在图4-8中所示的本发明的中断控制器中，微处理器利用两个不同的存储器地址来写访问事件存储器40和41的每个组。

在利用来自微处理器30的第一写信号15以第一存储器地址来由微处理器30进行写访问的情况下，用于事件存储器40或41的复位信号3变为有效，就象参考图2所述的那样。另外，不仅在检测到与这个事件存储器40或41相关的事件信号8的启动的时候，而且在微处理器利用来自微处理器30的第二写信号17以第二存储器地址来进行写访问包括这个事件存储器40或41的组、并且同时与在该组中的这个事件存储器40或41相关的在数据总线10上的单独信号18有效的时候，用于事件存储器40或41的设置信号5变为有效。这有益地涉及使用基于适当的事件存储器40或41的状态的数据字节的相同比特，这个比特在读访问所述组期间也被传送到微处理器30。另外，微处理器30使用来进行对组的写访问的第二存储器地址与微处理器30使用来进行对这个组的读取访问的存储器地址有益地相同。这是因为可以在这种情况下使用对于大量微处理器公知的“读-改-写”指令。为此，来自微处理器30的写信号17和用于事件存储器40或41的单独信号18被逻辑与功能块62逻辑组合，逻辑与功能块62的输出信号形成用于相应的事件存储器40或41的软件控制设置信号20。逻辑或功能块72将这个设置信号20与事件脉冲信号7逻辑组合。来自逻辑或功能块72的输出信号于是形成用于相应的事件存储器40或41的设置信号5。

上述的本发明的中断控制器的实施例被示出在图4中，并且允许通过程序命令对单独的事件存储器40或41的特定、安全复位和设置。这个变化方式可以与结合图3所述的利用中断确认信号2的复位选择组合，如图5所示。

在图6-8所示的本发明的中断控制器的变化方式中，除了作为由微处理器30的写行为的结果的对事件存储器40和41的特定设置之外，还可能作为微处理器30的写行为的结果而改变事件存储器40和41。每当微处理器30利用第二存储器地址来进行写访问包括相应的事件存储器40或41的组的时候，事件存储器40和41被改变。在图6和7所示的中断控制器的情况下，在那个示例中，或者如果与在所述组中的事件存储器40或41相关的、来自微处理器30的单独信号18有效，则适当的设置信号5变为有效，或者如果与在所述组中的事件存储器40或41相关的、来自微处理器30的单独信号18无效，则对应的复位信号3变为有效。这有益地涉及使用基于相应的事件存储器40或41的状态的数据字节的相同比特，这个比特在读访问适当的组期间也被传送到微处理器30。另外，微处理器30使用来进行对组的写访问的第二存储器地址与微处理器30使用来进行读取访问的存储器地址有益地相同，以便可以使用对于大量微处理器公知的“读-改-写”指令。

在图6所示的本发明的中断控制器的实施例中，利用相应的逻辑或功能块73来特定地复位和改变事件存储器40和41，逻辑或功能块73的输出信号形成事件存储器40或41的复位信号3，并且逻辑或功能块73将来自两个逻辑与功能块61和63的输出信号彼此逻辑组合。逻辑与功能块61将来自微处理器30的第一写信号15与微处理器30的在数据总线10上的单独信号16逻辑组合，这产生对事件存储器40或41的特定复位，其中单独信号16与相应的事件存储器40或41相关联。逻辑与功能块63将来自微处理器30的第二写信号17与微处理器30的在数据总线10上的单独信号18逻辑组合，其中单独信号18与相应的事件存储器40或41相关联，但是它已经被利用反相块(inverting block)90在先反相。另外，通过逻辑与功能块62也将与相应的事件存储器40或41相关联的、微处理器30的在数据总线10上的单独信号18与来自微处理器30的第二写信号17逻辑组合。这个逻辑与功能块62提供一个软件控制的设置信号20，利用逻辑或功能块72将这个设置信号20与来自用于相应的事件存储器40或41的边缘检测块50的事件脉冲信号7逻辑组合。来自这个逻辑或功能块72的输出信号被用做用作相应的事件存储器40或41的设置信号5。

与图6所示的电路布置相反，图7中所示的电路布置仅仅被也被来自微处理器30的中断确认信号2特定复位的事件存储器40和41的选择补充。

在图8所示的中断控制器的情况下，事件存储器40和41每个直接被它们相关的单独信号18重写，当第二写信号17有效时，所述单独信号18在数据总线10上。为此，写信号17作为数据时钟信号13路由到事件存储器40或41，同时在数据总线10上的单独信号18形成用于事件存储器40或41的数据输入信号14。

在此所述的本发明的实施例仅仅通过示例被说明，根据本发明的公开内容，本领域的技术人员可以实现中断控制器的其它实施例，这也在本发明的范围内。

Claims (10)

1.一种用于微处理器(30)的中断控制器，包括多个事件存储器(40，41)，它们被组合以形成至少一个组，并且每个事件存储器具有用于设置信号(5)的输入端、用于描述事件存储器(40，41)的状态的事件存储器信号(4)的输出端，

-其中，当检测到与事件存储器(40，41)相关联的事件信号(8)的启动时，用于这个事件存储器(40，41)的设置信号(5)变为有效，

-其中所述事件存储器信号(4)连接到用于微处理器(30)的中断信号(9)，

-其中，所述微处理器(30)经由数据总线(10)来对事件存储器信号(4)进行读取和写入访问，以及

-其中每个事件存储器(40，41)具有用于复位信号(3)的输入端，

其特征在于，当微处理器(30)利用第一写信号(15)对包括事件存储器(40，41)的组进行写访问、并且同时与这个事件存储器(40，41)相关的来自微处理器(30)的单独信号(16)在数据总线(10)上有效的时候，用于该组中的这个事件存储器(40，41)的复位信号(3)变得有效。

2.按照权利要求1的中断控制器，其特征在于，以来自逻辑与功能块(61)的输出信号的形式来获得对于组中的每个事件存储器(40，41)的复位信号(3)，所述逻辑与功能块(61)将在数据总线(10)上的来自微处理器(30)的那个单独信号(16)与第一写信号(15)逻辑地组合，其中单独信号(16)与相应的事件存储器(40，41)相关联，微处理器(30)使用第一写信号(15)来访问在这个组中的事件存储器(40，41)。

3.按照权利要求1或2的中断控制器，其特征在于，每个事件存储器(40，41)被分配了与在对适当的组进行读访问期间作为相应事件存储器(40，41)的状态向微处理器(30)传送的数据字节的比特相同的比特，来作为来自微处理器(30)的单独信号(16，18)。

4.按照权利要求1-3之一的中断控制器，其特征在于，当来自微处理器(30)的中断确认信号(2)指示与在组中的事件存储器(40，41)相关的中断例程正在被执行的时候，用于这个事件存储器(40，41)的复位信号(3)也变得有效。

5.按照权利要求4的中断控制器，其特征在于，

以来自逻辑或功能块(71)的输出信号的形式来获得对于在组中的每个事件存储器(40，41)的复位信号，所述逻辑或功能块(71)将适当的中断确认信号(2)与来自逻辑与功能块(61)的输出信号逻辑地组合，逻辑与功能块(61)继而将在数据总线(10)上的来自微处理器(30)的单独信号(16)与第一写信号(15)逻辑地组合，其中所述单独信号(16)与相应的事件存储器(40，41)相关联，微处理器(30)使用第一写信号(15)来访问在这个组中的事件存储器(40，41)。

6.按照权利要求1-5之一的中断控制器，其特征在于，微处理器(30)利用两个不同的存储器地址来写访问每组事件存储器(40，41)，以便微处理器(30)利用第一写信号(15)和第二写信号(17)来对组中的事件存储器(40，41)进行写访问，以及，当微处理器(30)利用第二写信号(17)对包括事件存储器(40，41)的组进行写访问、并且同时与这个事件存储器(40，41)相关的来自微处理器(30)的单独信号(18)在数据总线(10)上有效的时候，这个事件存储器(40，41)的设置信号(5)变得有效。

7.按照权利要求6的中断控制器，其特征在于，以来自逻辑或功能块(72)的输出信号的形式来获得对于在组中的每个事件存储器(40，41)的设置信号(5)，所述逻辑或功能块(72)将与相应的事件存储器(40，41)相关联的事件信号(8)与来自逻辑与功能块(62)的输出信号逻辑地组合，逻辑与功能块(62)继而将在数据总线(10)上的来自微处理器(30)的单独信号(18)与第二写信号(17)逻辑地组合，其中所述单独信号(18)与相应的事件存储器(40，41)相关联，微处理器(30)使用第二写信号(17)来访问在这个组中的事件存储器(40，41)。

8.按照权利要求6或7的中断控制器，其特征在于，微处理器(30)用来进行对组的写访问的第二存储器地址与微处理器用来进行对这个组的读取访问的存储器地址相同。

9.按照权利要求6-8之一的中断控制器，其特征在于，当微处理器(30)使用第二写信号(17)来进行对包括事件存储器(40，41)的组的写访问并且与这个事件存储器(40，41)相关的单独信号(18)在数据总线(10)上有效的时候，设置这个事件存储器(40，41)，并且，当微处理器(30)使用第二写信号(17)来进行对包括事件存储器(40，41)的组的写访问并且与这个事件存储器(40，41)相关的单独信号(18)在数据总线(10)上无效的时候，复位这个事件存储器(40，41)。

10.一种用于利用按照权利要求1-9之一的中断控制器而记录和再现在光信息介质上的信息的设备。

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