CN1255747A - 半导体器件的制造方法 - Google Patents
半导体器件的制造方法 Download PDFInfo
- Publication number
- CN1255747A CN1255747A CN99125090A CN99125090A CN1255747A CN 1255747 A CN1255747 A CN 1255747A CN 99125090 A CN99125090 A CN 99125090A CN 99125090 A CN99125090 A CN 99125090A CN 1255747 A CN1255747 A CN 1255747A
- Authority
- CN
- China
- Prior art keywords
- temperature
- layer
- aluminium
- lower floor
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 title claims description 29
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 75
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 70
- 230000008021 deposition Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 239000004411 aluminium Substances 0.000 claims description 67
- 229910000838 Al alloy Inorganic materials 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 53
- 239000002184 metal Substances 0.000 claims description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 44
- 238000007872 degassing Methods 0.000 claims description 34
- 239000010936 titanium Substances 0.000 claims description 23
- 229910052719 titanium Inorganic materials 0.000 claims description 23
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 20
- 239000000377 silicon dioxide Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 14
- 238000009826 distribution Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 239000003344 environmental pollutant Substances 0.000 claims description 7
- 231100000719 pollutant Toxicity 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims 2
- 230000008646 thermal stress Effects 0.000 abstract description 12
- 238000010943 off-gassing Methods 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000003475 lamination Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 6
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 5
- 229910018594 Si-Cu Inorganic materials 0.000 description 4
- 229910008465 Si—Cu Inorganic materials 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 4
- 238000007789 sealing Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 150000003608 titanium Chemical class 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- JEGUKCSWCFPDGT-UHFFFAOYSA-N h2o hydrate Chemical compound O.O JEGUKCSWCFPDGT-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
一下层的铝配线(22)对形成在层间隔离层(23)中的通孔(24)暴露,以及在淀积通过通孔(24)连接至下层的铝配线(22)的一上部铝配线(30)之前,执行除气处理,其中除气是在等于或者小于在层间隔离层(23)时的最大的基片温度的一基片温度下执行的,所以由于热应力造成的小丘和触须不会发生在下层的铝配线(22)上。
Description
本发明涉及用于半导体器件的一项制造技术，尤其是用于制造具有通孔的半导体器件的方法。
大量的电路元件被制造在一单个半导体芯片上，而形式一集成电路器件。集成电路被做的复杂，相应地，电路元件被增加。然而，增大半导体芯片不是令人想要的。由于这个原因生产商要使集成电路的电路元件小型化。对于集成电路，多层的配线结构是必需的，而且在不同层次上的导线是通过通孔连接的。通孔也已经被小型化。用于超大规模集成电路的多层的配线结构包括通孔，通孔的纵横比等于或者大于1。
在上层上的导线通常被铝或者铝合金形成的。通过利用溅射淀积铝/铝合金，并且通过光刻和蚀刻将铝/铝合金层形成导线图案。在铝/铝合金目标被溅射时，铝/铝合金填充通孔，并且扩大成在层间隔离层之上的铝/铝合金层。然而，铝/铝合金很难围绕具有不小于1的纵横比的通孔形成平滑上部表面并且该台阶覆盖是差的。差的台阶覆盖导致上层导线的低可靠性。
在日本的未审查的专利申请64-76736中提出了一种多步骤高温度溅射技术用于改进台阶覆盖。图1A至1H举例说明在日本的未审查的专利申请中透露的现有技术的多步骤高温度溅射技术。
电路元件被制造在一硅衬底(未示出)上，并且是覆盖着第一层间隔离层1。铝的下层的金属配线2在下层的层间隔离层1上形成图案如图1A所示。在摄氏的380度通过使用等离子体化学汽相淀积，在该产生的结构的整个表面之上淀积隔离材料，而形成一第二层间隔离层3如图1B所示。
在第二层间隔离层3上形成一光刻胶蚀刻膜(未示出)，并且在下层的金属配线2之上有一开口。使用光刻胶蚀刻掩膜对蚀刻剂暴露第二层间隔离层3的一部分，并且第二层间隔离层3被选择性的蚀刻以至于在第二间层隔离层3中形成一通孔4如图1C所示。
随后，在高温度真空中实现除气。产生的结构处于真空，并且被加热至摄氏的450度。用于除气的高温真空气氛比此后参照图1G描述的溅射温度更高。然后，第二层间隔离层3按图1D中的箭头指示散发气体。
为了增强润湿性，在整个表面之上淀积钛，而形成一钛层5。产生的结构被维持在真空室中而不必断开该真空，并且在一高溅射比率下在低温气氛中在整个表面之上淀积铝。然后，一铝层6被淀积在该钛层5上，如图1F所示。铝层6定义一第二通孔7。
随后，在一高温气氛中，在低溅射率没有断开真空的情况下，在产生的结构的整个表面之上淀积铝。高温低比率溅射导致铝的表面扩散。铝填充该第二通孔7，并且扩大成铝层8。铝层8被融合进铝层6，并且钛与铝起反应形成一钛铝合金层9，如图1G所示。
通过利用光刻和蚀刻，钛铝层9和铝层8被形成上部金属配线10图案。产生的配线结构在图1H中示出。
高温低比率溅射引起表面扩散，和用铝填充纤小的通孔7。结果，台阶覆盖的确是改进。然而，在现有技术方法中遇见一个问题，即，由于热应力，从下层的金属配线2产生小丘和触须。小丘和触须成为在铝配线之间短路的原因。
因此，本发明的一重要的目的是提供一种用于制造半导体器件的方法，其改进了台阶覆盖没有任何短路。
本发明者考虑了这个问题。虽然难熔金属比如钨或者钛氮化物的下层的金属配线2没有这个问题，但是难熔金属和难熔金属氮化物在电阻系数方面比铝大的多，这对于高速集成电路来说是不理想的。然后，本发明者调查了现有技术方法，并且将注意力集中在除气步骤上。本发明人以现有技术的方法在不同的温度下执行了除气，并且获得了在除气温度方面不同的的多组示例。本发明人观察多组示例以及多少下层的金属配线2被小丘和触须损坏。本发明人绘制了依据加热温度的被损坏的示例的数字，如图2所示。本发明人注意到被损坏的采样从除气温度大致等于第二层间隔离层3的淀积温度开始剧烈的增加。本发明人断定临界除气温度大致等于第二层间隔离层3的淀积温度。
为实现这个目标，本发明建议以不高于层间隔离层的淀积温度的温度除气。
按照本发明的一个方面，提供了一种用于制造半导体器件的方法，其包括步骤：a)在一个半导体基片之上形成一下层的金属配线，b)在该半导体基片被加热到为最大值的一第一温度情况之下，用一层间隔离层覆盖该下层的金属配线，c)在该层间隔离层中形成一通孔，d)在该半导体基片被加热至等于或者小于第一温度的一第二温度的情况之下执行除气，以至于从层间隔离层中除去污染物，以及e)形成穿透进入通孔并且是由从铝和铝合金组中选择的一导电的材料构成的一上部金属配线。
通过下面结合相应附图的详细描述，本方法的特征和优点将更加易于理解。
图1A至1H示出在日本的未审查的专利申请64-76736中透露的现有技术方法的截面的视图；
图2是示出在被损坏的抽取样品和加热温度之间的关系的曲线图；
图3A至3H示出了根据本发明的用于制造半导体器件的方法的必要的步骤的截面的视图；
图4是示出施加于下层的金属配线上的热应力和温度之间的关系的曲线图；
图5是示出依据除气温度的剩余污染物的质量数的曲线图；及
图6A至6HH示出了根据本发明的用于制造半导体器件的另一方法的截面视图。
第一实施例
图3A至3H举例说明具体表达本发明的用于制造半导体器件的一方法。本方法从半导体基片20的准备开始。虽然在图3A至3H中未示出，电路元件比如集成电路的场效应晶体管是制造在该半导体基片20上。隔离材料被淀积在半导体基片20之上，并且电路元件是覆盖着一层第一层间隔离层21。通过使用溅射，铝或者铝合金被淀积在第一层间隔离层21的整个表面之上。作为例子，铝合金可为铝铜合金或者是铝硅铜合金。光刻胶溶液遍及铝/铝合金层的整个表面，并且被烘焙以至于形成一光刻胶层。对于下层的金属配线的一图案图像被转移到光刻胶层，并且在光刻胶层中产生一隐藏的图像。该隐藏的图像被显影，光刻胶层被成形为一光刻胶蚀刻掩膜(未示出)。使用光刻胶蚀刻掩膜，选择性的蚀刻铝/铝合金层，并且下层的金属配线22被遗留在第一层间隔离层21上，如图3A所示。因此，通过光刻和蚀刻形成了下层的金属配线22。
随后，通过使用等离子体化学汽相淀积，硅氧化物系的隔离材料被淀积在产生的结构的整个表面之上，并且形成一第二层间隔离层23。在隔离材料被生长的同时，半导体基片20被加热至某一个温度TW。在这个例子中，该确定的温度TW是摄氏的380度。该确定的温度TW的范围约从摄氏的200度至600度。然而，该确定的温度TW通常是落在摄氏的400度和200度之内的范围内。在隔离材料的淀积之后，第二层间隔离层23可以被化学机械抛光以至于产生一平滑的顶表面。
随后，通过光刻将在第二层间隔离层23上的光刻胶蚀刻掩膜(未示出)形成图案。其后，光刻胶蚀刻掩膜对干蚀刻剂和湿的蚀刻剂暴露在下层的金属配线22之上的一部分第二层间隔离层23，而干蚀刻剂和湿蚀刻剂在第二层间隔离层23中形成一通孔24。该干蚀刻剂各向异性地蚀刻第二层间隔离层23的该部分，并造成通孔24有不小于1的纵横比。另一方面，湿蚀刻剂各向同性地蚀刻在通孔24周围的第二层间隔离层23的上部，并且弄圆第二层间隔离层23的***。紧接着两种蚀刻的完成，通孔24被成形成一漏斗结构，如图3C所示。该通孔可以仅仅使用干蚀刻剂形成。
随后，通过使用如下的两步溅射方法淀积铝。这种两步溅射有一除气步骤(参见图3D)，一冷却步骤，一改善的润湿性(参见图3E)，一低温高比率溅射(参见图3F)和一高温低比率溅射(参见图3G)，并且这些步骤是没有断开真空的情况下在一间溅射室相继的执行的。
详细地说，半导体基片20被加热至用于除气的摄氏380度。水H2O，水成分OH和其他污染物被(使)蒸发，并且从产生的结构的整个表面被除去，如图3D中箭头指示的。在除气中基片温度至少是摄氏的200度。在基片温度比确定的温度TW降低摄氏的0至400度时是适合于执行除气的。因此，在除气中基片温度等于或者低于在第二层间隔离层23淀积中的基片温度TW。
紧接着除气的完成，半导体基片20被冷却，并且在没有任何预先加热的情况下在产生的结构的整个表面之上淀积钛。钛形成一钛层25，并且该钛层25在第二层间隔离层23的暴露的表面上一致地扩展，如图3E所示。钛层25为铝改善了润湿性。
随后，执行低温高比率溅射。半导体基片20未被预先加热或者加热至不比摄氏的150度高的一较低温度。铝或者铝合金被淀积在钛层25的整个表面之上，并且形成一铝/铝合金层26。铝合金可以是铝铜合金或者铝硅铜合金。在铝/铝合金封闭通孔以前，低温高比率溅射被完成，如图3F所示。由于这个原因，铝/铝合金层26在通孔24中限定了一个凹的空间27。
该低温高比率铝溅射后面跟着高温低比率铝溅射。该半导体基片20被加热至摄氏的400度至500度，而铝或者铝合金是以每分钟2000埃或者更低地淀积在产生的结构之上。铝/铝合金填充该凹的空间27，并且扩大成一铝/铝合金层28。高温度促进表面扩散，而表面扩散改善台阶覆盖。当铝/铝合金是在该高温下生长的时候，铝与钛起反应，而钛层25被转换成铝钛合金层29。
通过光刻在铝/铝合金层28上将光刻胶蚀刻掩膜(未示出)形成图案，通过使用干蚀刻剂选择性的除去铝/铝合金层28。因此，铝钛层29和铝/铝合金层28被形成上部金属配线30的图案，如图3H所示。
本发明人研究了施加于下层的金属配线22上的热应力。本发明人改变了在下层的金属配线22周围的温度，并且确定了施加于下层的金属配线22上的热应力。热应力被绘制在图4中。当温度上升的时候，热应力从张力改变到压力，如箭头A1指示的，并且在摄氏的200度周围压力是最大。在达到该最大值压力以后，该压力与温度一起按箭头A2指示降低。另一方面，在温度降低时，压力改变为张力，而张力与温度相反地增加，如箭头A3指示的。
当下层的金属配线22被形成图案时，张力作用于下层的金属配线22上。在为第二层间隔离层23淀积隔离材料的同时，下层的金属配线22是向摄氏的380度加热，而张应力被改变为压力(参见箭头A1 )。然而，在高温气氛中产生铝颗粒，并且在摄氏的200度之后压力降低(参见箭头A2)。紧接着淀积的完成，下层的金属配线被冷却如箭头A3指示的，而张应力被遗留在下层的金属配线22上。然而，下层的金属配线22抵抗沿着箭头A1指示的弯曲的热应力变化，并且任何小丘和任何触须未被观察到。
除气是以不高于在等离子体化学汽相淀积中的基片温度TW的基片温度执行的。这意味热应力的变化与在第二层间隔离层23淀积中的热应力变化相比是相当的或者是适度的。由于这个原因，在除气的时候，下层的金属配线22经得起该热应力，任何小丘和任何触须不会发生。因此，下层的金属配线22不会短路。
随后，本发明人对在除气的时候的基片温度取值。本发明人在不同的温度执行除气，并且测量了污染物比如CO2、N2、H2O和OH的变化。与除气温度相关的污染物CO2、N2、H2O和OH被绘制在图5中。在本测量中，污染物OH是从水H2O中分解，而质量数17和18表示水。剩余污染物在摄氏的380度附近被足够地降低，并且对于本方法，除气温度等于淀积温度TW是可接受的。
最后，本发明人研究了高温低比率溅射。如以上所描述的，高温低比率溅射是在摄氏的400度到500度之间排列的基片温度上执行的。本发明人在摄氏的380度除气之后，以低淀积率在摄氏的490度淀积铝，并且检查样品以看在下层的金属配线22中是不是发生小丘或触须。本发明人确认下层的金属配线22不曾被损坏。因此，即使通过使用高温低比率溅射形成铝层28，高基片温度不会导致任何小丘和任何触须。这个现象是从下层的金属配线22的约束中获得的。在钛层25被淀积以前，除气已经被执行，而下层的金属配线22是没有任何约束。另一方面，在钛/铝层25/26的形成之后，通过高温低比率溅射淀积铝/铝合金。钛/铝层25/26担任该约束，并且防止下层的金属配线2产生小丘和触须。因此，在下层的金属配线22上只有除气有影响。
从前面的描述中将可以理解，除气是在基片温度不高于淀积第二层间隔离层23的基片温度的一温度执行的，而且在除气的时候，下层的金属配线22经得起热应力。这导致在下层的金属配线22中不产生小丘和触须，而且在下层的金属配线之间不发生短路。因此，根据本发明的处理增加了台阶覆盖的范围，没有牺牲下层的金属配线22的可靠性。第二实施例
图6A至6H举例说明具体表达本发明的用于制造半导体器件的另一方法。本方法也从半导体基片(未示出)的预先准备开始。作为例子，场效应晶体管(未示出)被制造在半导体基片的主要的表面部分。场效应晶体管覆盖着第一层间隔离层31。
铝或者铝合金的导电的材料被淀积在第一层间隔离层31的整个表面之上，并且形成一铝/铝合金层。铝合金可以是铝铜合金或者铝硅铜合金。通过光刻在铝/铝合金层上将光刻胶蚀刻掩膜(未示出)形成图案，通过使用该光-刻胶蚀刻掩膜选择性的蚀刻铝/铝合金层。铝/铝合金层被形成下层的金属配线32的图案，其中的一个显示在图6A中。
随后，下层的金属配线32被如下地覆盖一第二层间隔离层33。使用等离子体化学汽相淀积在摄氏的450度下，在整个表面之上淀积硅氧化物。该硅氧化物形成一个硅氧化物层34，其一致地扩展遍及在下层的金属配线32之上。硅氧化物层34防止硅石层35破裂，相应地担任一个线性层。硅石溶液被散布在硅氧化物层34之上，并形成硅石层35。硅石层35也一致地在硅氧化物层34之上扩展，并且没有任何蚀刻掩膜的受到干蚀刻。结果，硅石层35被深蚀刻，并且被流在下层的金属配线32之间的硅氧化物层34上。该深蚀刻步骤可以从本方法中删除。通过使用等离子体化学汽相淀积，硅氧化物被淀积在产生的结构的整个表面之上，并且形成一硅氧化物层36。该硅氧化物层36担任一覆盖层。产生的结构在摄氏的450度被退火，并且该硅石层35被烘焙。硅氧化物层34/36和硅石层35作为一个整体构成第二层间隔离层33.产生的结构被显示在图6B中。通过使用光刻技术，在第二层间隔离层33上将光刻胶蚀刻掩膜(未示出)形成图案，并且通过干蚀刻及跟随的湿蚀刻在第二层间隔离层33中形成通孔37，如图6C所示。该通孔37可以仅仅通过该干蚀刻形成。
随后，通过使用多步骤溅射技术，形成一上部金属配线38。上部金属配线38是铝或者铝合金形成的。作为例子，在这个例子中，铝合金是铝铜合金或者是铝硅铜合金。产生的结构处于密封空气室中，在该密封空气室中抽真空。首先，在摄氏的450度执行除气，其等于硅氧化物层34/36的淀积温度和退火温度。该硅石层35包含许多水。除气温度是足够的高以除去水和污染物，如图6D中箭头指示的。
紧接着除气的完成，产生的结构被冷却。然而，真空不曾破坏。通过使用溅射技术，在没有任何预先加热的情况下，将钛一致地淀积在产生的结构的整个表面之上，并且形成一钛层39，如图6E所示。钛层39增强了铝/铝合金的润湿性。其后，铝或者铝合金在一低温和高淀积率被淀积在钛层39之上。然而，在密封空气室中维持真空。铝/铝形成一铝/铝合金层40，其在钛层39上一致地扩展延伸，如图6F所示。最后，铝或者铝合金在没有破坏真空的情况下，以一低温和高淀积率被淀积在铝/铝合金层40之上。高温气氛增强了铝/铝合金的表面扩散。铝/铝合金填充了在通孔37中的由铝/铝合金层40限定的凹的空间，并且扩大成铝/铝合金层41，如图6G所示。当铝/铝合金被淀积的时候，铝与钛起反应，而钛层39被转换成铝钛合金层42。
最后，在铝/铝合金层41上的光刻胶蚀刻掩膜(未显示)被形成图案，通过使用一干蚀刻，选择性的蚀刻掉铝/铝合金层41和钛铝合金层42。然后，上部金属配线38留下在第二层间隔离层33上，如图6H所示。
在实现第二实施例的方法中，除气是在等于形成第二层间隔离层的最大温度的温度下进行的，在下层的金属配线32中不会发生任何小丘、触须和任何空隙。虽然硅石层35是能吸收湿气的，但是通过除气从硅石层中消除了水和水成分，并且生产商可以使用硅石层35作为使其平滑的技术。
从前面的描述中可体会到，除气是在等于或者小于层间隔离层中的最大值温度的某一个温度下，在下层的金属配线之上执行的，并且在高温淀积铝/铝合金的时候，根据本发明的除气不损害下层的金属配线。因此，即使在层间隔离层中形成纤小的通孔，根据本发明的方法在通孔中没有空隙地提高了下层的金属配线的可靠性。
虽然本发明的特定的实施例已经被示出并且被描述，显然对于本领域的熟练者来说，在没有脱离本发明的精神和范围的情况下是可以作出各种改变和修改的。
例如，虽然多步骤溅射技术是通俗的，该多步骤溅射可以替代为一铝回流技术，一温高压的溅射或者用于铝/铝合金淀积的一高温溅射。
在第二实施例中，可以通过使用化学机械抛光代替硅石层35使第二层间隔离层33平滑。
Claims (14)
1.一种用于制造半导体器件的方法，其中包括步骤：
a)在一半导体基片(20)上方形成一下层的金属配线(22；32)；
b)在所述半导体基片(20)被加热到在最大值的第一温度的情况下，用一层间隔离层(23；33)覆盖所述下层的金属配线(22；32)；
c)在所述层间隔离层(23；33)中形成一通孔(24；37)；
d)执行一除气从所述层间隔离层(23；33)中除去污染物； 以及
e)形成穿透进入所述通孔(24；37)的一上部金属配线(30；38)，并且其是用从包括铝和铝合金的组中选择的一种导电的材料构成的，其特征在于
所述除气是在所述半导体基片(20)被加热到等于或者小于所述第一温度的一第二温度的情况之下执行的。
2.根据权利要求1所述的方法，其特征在于所述第二温度等于或者高于摄氏200度，并且比所述第一温度降低0至400摄氏度。
3.根据权利要求2所述的方法，其特征在于所述第一温度落在摄氏200度和600度之间的范围内。
4.根据权利要求1所述的方法，其特征在于所述步骤b)包括细步骤：使用等离子体化学汽相淀积，在所述第一温度下淀积隔离材料，以至于为所述层间隔离层(23)形成一隔离材料层。
5.根据权利要求4所述的方法，其特征在于所述步骤b)还包括细步骤：化学机械抛光所述隔离材料层的上部表面，以至于产生所述层间隔离层(23)的一平滑的顶表面。
6.根据权利要求1所述的方法，其特征在于所述步骤b)包括细步骤：
b-1)通过使用等离子体化学汽相淀积淀积隔离材料用于形成一线性隔离层(34)，
b-2)在所述线性隔离层之上散布包含硅石的溶液，用于在所述线性隔离层(34)上形成一硅石层(35)，
b-3)执行一深蚀刻，以至于选择性的留下在所述下层的金属配线(32)和另一下层的金属配线之间的所述线性隔离层(34)上的所述硅石层(35)，
b-4)通过使用等离子体化学汽相淀积淀积隔离材料，用于覆盖所述硅石层(35)以及具有一覆盖层(36)的所述线性隔离层(34)的暴露的表面，以及
b-5)退火所述细步骤b-4)产生的结构以至于烘焙所述硅石层(35)。
7.根据权利要求6所述的方法，其特征在于所述退火是在所述第一温度执行的。
8.根据权利要求6所述的方法，其特征在于所述隔离材料是在所述第一温度淀积的。
9.根据权利要求1所述的方法，其特征在于所述步骤d)和e)是在其间不破坏所述真空的情况下在真空中进行的。
10.根据权利要求9所述的方法，其特征在于所述步骤e)包括细步骤：
e-1)在所述步骤d)产生的结构的整个表面之上淀积所述导电的材料以致填充所述通孔(24；37)以及，在之后扩大成导电的材料层(28；41)，以及
e-2)将所述导电的材料层(28；41)形成所述上部金属配线(30；38)图案。
11.根据权利要求10所述的方法，其特征在于所述步骤e-1)包括细步骤：
e-1-1)以一第三温度和一相对地高的淀积率在所述步骤d)的所述产生的结构的整个表面之上淀积所述导电的材料，以及
e-1-2)将淀积温度从所述第三温度改变至比所述第三温度更高的一第四温度用于增加所述导电的材料的表面扩散，以及将淀积率从所述相对高的淀积率改变到一相对低的淀积率。
12.根据权利要求11所述的方法，其特征在于在所述细步骤e-1-1)和e-1-2)中使用一溅射。
13.根据权利要求11所述的方法，其特征在于所述步骤e-1)还包括细步骤：在所述细步骤e-1-1)之前，为所述导电的材料改进润湿性的步骤。
14.根据权利要求13所述的方法，其特征在于所述润湿性是通过在所述步骤d)的所述产生结果的整个表面之上淀积钛(25；39)改进的。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33780498A JP3329290B2 (ja) | 1998-11-27 | 1998-11-27 | 半導体装置の製造方法 |
| JP337804/1998 | 1998-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1255747A true CN1255747A (zh) | 2000-06-07 |
| CN1124648C CN1124648C (zh) | 2003-10-15 |
Family
ID=18312133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN99125090A Expired - Fee Related CN1124648C (zh) | 1998-11-27 | 1999-11-26 | 半导体器件的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6444571B1 (zh) |
| EP (1) | EP1006571A3 (zh) |
| JP (1) | JP3329290B2 (zh) |
| KR (1) | KR100374981B1 (zh) |
| CN (1) | CN1124648C (zh) |
| TW (1) | TW444245B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102024747A (zh) * | 2009-09-11 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 功率器件的铝插塞制作方法 |
| CN103390542A (zh) * | 2013-07-25 | 2013-11-13 | 上海宏力半导体制造有限公司 | Mim电容器的形成方法 |
| CN111128869A (zh) * | 2019-12-26 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 优化热铝填孔能力的制备方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118167A (ja) * | 2000-10-06 | 2002-04-19 | Nec Corp | 半導体装置の製造方法 |
| US6794282B2 (en) | 2002-11-27 | 2004-09-21 | Infineon Technologies Ag | Three layer aluminum deposition process for high aspect ratio CL contacts |
| US7351656B2 (en) * | 2005-01-21 | 2008-04-01 | Kabushiki Kaihsa Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
| US10354871B2 (en) | 2017-09-11 | 2019-07-16 | General Electric Company | Sputtering system and method for forming a metal layer on a semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810693B2 (ja) | 1987-09-17 | 1996-01-31 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| JPH01258444A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | ドライ前処理装置 |
| CA2017720C (en) * | 1990-05-29 | 1999-01-19 | Luc Ouellet | Sog with moisture-resistant protective capping layer |
| CA2032763C (en) * | 1990-12-20 | 2001-08-21 | Mitel Corporation | Prevention of via poisoning by glow discharge induced desorption |
| JP2928409B2 (ja) | 1991-08-19 | 1999-08-03 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JPH0555225A (ja) | 1991-08-26 | 1993-03-05 | Sony Corp | 半導体装置の製造方法 |
| US5643407A (en) * | 1994-09-30 | 1997-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Solving the poison via problem by adding N2 plasma treatment after via etching |
| JPH0964037A (ja) | 1995-08-23 | 1997-03-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5789315A (en) * | 1996-07-17 | 1998-08-04 | Advanced Micro Devices, Inc. | Eliminating metal extrusions by controlling the liner deposition temperature |
| JPH10233444A (ja) | 1997-02-19 | 1998-09-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1998
- 1998-11-27 JP JP33780498A patent/JP3329290B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-24 US US09/449,236 patent/US6444571B1/en not_active Expired - Fee Related
- 1999-11-25 EP EP99123516A patent/EP1006571A3/en not_active Ceased
- 1999-11-25 TW TW088120747A patent/TW444245B/zh not_active IP Right Cessation
- 1999-11-26 CN CN99125090A patent/CN1124648C/zh not_active Expired - Fee Related
- 1999-11-26 KR KR10-1999-0052914A patent/KR100374981B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102024747A (zh) * | 2009-09-11 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 功率器件的铝插塞制作方法 |
| CN102024747B (zh) * | 2009-09-11 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 功率器件的铝插塞制作方法 |
| CN103390542A (zh) * | 2013-07-25 | 2013-11-13 | 上海宏力半导体制造有限公司 | Mim电容器的形成方法 |
| CN111128869A (zh) * | 2019-12-26 | 2020-05-08 | 华虹半导体(无锡)有限公司 | 优化热铝填孔能力的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3329290B2 (ja) | 2002-09-30 |
| EP1006571A3 (en) | 2002-07-17 |
| TW444245B (en) | 2001-07-01 |
| JP2000164708A (ja) | 2000-06-16 |
| CN1124648C (zh) | 2003-10-15 |
| KR20000035720A (ko) | 2000-06-26 |
| EP1006571A2 (en) | 2000-06-07 |
| US6444571B1 (en) | 2002-09-03 |
| KR100374981B1 (ko) | 2003-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5413962A (en) | Multi-level conductor process in VLSI fabrication utilizing an air bridge | |
| US6492256B2 (en) | Method for forming an interconnect structure with air gap compatible with unlanded vias | |
| KR100358545B1 (ko) | 반도체 장치 및 그 제조 공정 | |
| US20090001587A1 (en) | Ta-TaN SELECTIVE REMOVAL PROCESS FOR INTEGRATED DEVICE FABRICATION | |
| US20100055898A1 (en) | Method for fabricating an integrated circuit | |
| US6144097A (en) | Semiconductor device and method of fabricating the same | |
| US20040229452A1 (en) | Densifying a relatively porous material | |
| US6355567B1 (en) | Retrograde openings in thin films | |
| JP2002530881A (ja) | 有機含有材料の２つの層を有する電子装置を製造する方法 | |
| JP2001085519A (ja) | 半導体素子の配線構造の製造方法 | |
| US6326287B1 (en) | Semiconductor device and method of fabricating the same | |
| CN1467818A (zh) | 制造具有多层布线的半导体器件的方法 | |
| CN1124648C (zh) | 半导体器件的制造方法 | |
| US8993440B2 (en) | Method of manufacturing a semiconductor device with processes carried out without atmospheric exposure | |
| US5420078A (en) | Method for producing via holes in integrated circuit layers | |
| JP2021516455A (ja) | グラフェン及びボロン窒化物ヘテロ構造デバイスの統合 | |
| US20050269574A1 (en) | Uniform contact | |
| JP2001274188A (ja) | 半導体装置およびその製造方法 | |
| EP1193753A2 (en) | A method of forming dual thickness gate dielectric structures via use of silicon nitride layers | |
| US6727155B1 (en) | Method for spin etching sidewall spacers by acid vapor | |
| JPH09172017A (ja) | 半導体装置の製造方法 | |
| US6261965B1 (en) | Effective removal of undesirably formed silicon carbide during the manufacture of semiconductor device | |
| JP4066820B2 (ja) | 半導体上に銅（Ｃｕ）を主成分とする配線層を形成するための製造方法 | |
| JPH0629410A (ja) | 半導体装置及びその製造方法 | |
| US5994219A (en) | Add one process step to control the SI distribution of Alsicu to improved metal residue process window |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030801 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20030801 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: RENESAS ELECTRONICS CORPORATION Free format text: FORMER NAME: NEC CORP. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20031015 Termination date: 20131126 |