JPH0341820A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、絶縁ゲート型電界効果型トランジスタく以下
、ＩＧＦＥＴと記載する）を主な構成要素とする半導体
記憶装置における出力バッファ回路の新規な構成に関す
る。

従来の技術 第４図は、半導体記憶装置に用いられる出力バッファ回
路○ＵＴ３の典型的な構成を示す回路図である。尚、第
４図において、ＦＥＴＱ、、、Ｑ０３、Ｑｏ９、Ｑｏ７
、Ｑｏ３、Ｑｏ＋ｏ　ｓ　Ｑｏ１３およびＱ。、５はＰ
チャネル型エンハンスメントエＣＦＥＴ（以下、ＰＥ−
ＩＧＦＥＴと記載する）であり、ＦＥＴ　Ｑ　Ｏ２、Ｑ
ｏ３、Ｑｏ６、Ｑｏ［１ＳＱｏ、、、ＱｏＩ□、Ｑ　Ｏ
＋　４およびＱ。１６　は、Ｎチャネル型エンハンスメ
ント型ＩＧＦＥＴ　（以下、ＮＥ−ＩＧＦＥＴと記載す
る）である。

第４図において、ＣＣＬは、外部電源に接続される半導
体記憶装置のケースの電源ピンを、ｃｃＰは、半導体記
憶装置の電源バンドをそれぞれ示している。また、Ｌ、
ｃｃは、ＣＣＬとＣＣＰの間に付加されるケースのリー
ドおよびボンディングワイヤの自己インダクタンスに起
因する寄生インダクタンスを集中定数として示したもの
である。

また、ＣＣＩは内部回路の電源を、ＲＣＣｌ　は、ＣＣ
ＰとＣＣ１の間に付加されるアルミまたはポリシリコン
等の配線抵抗に起因する寄生抵抗を模式的に示したもの
であり、ＣＣ２は、出力バッファ回路最終段専用の内部
の電源を、ＲｅＯ２は、ＣＣＰとＣＣ２の間に付加され
る寄生抵抗を示している。

一方、ＳＳＬは、外部接地に接続される半導体記憶装置
のケースのＧＮＤピンを、ＳＳＰは半導体記憶装置のＧ
ＮＤバッドをそれぞれ表しており、ＬＳＳは、ＳＳＬと
ＳＳＰの間に付加される寄生インダクタンスを示してい
る。また、ＳＳＩは、内部回路のＧＮＤを、Ｒ８，１は
、ＳＳＰと５ＳＩＯ間に付加される寄生抵抗をそれぞれ
模式的に示している。

更に、ＳＳ２は、出力バッファ回路最終段専用の内部の
ＧＮＤを示しており、Ｒ５５２は、ＳＳＰとＳＳ２の間
に付加される寄生抵抗を示している。

ＤｏｕＬは、出力バッファ回路の出力で半導体記憶装置
の出力ピンに接続される。また、Ｓ　ｏ　ｕ　ｔは、半
導体記憶装置内のセンスアンプ回路の出力である。ＲＤ
は、半導体記憶装置内の制御回路で発生され、読み出し
モード時は“Ｈ”になる信号であり、ＲＤはＩｂの反転
の信号である。

尚、第４図に示した回路において、出力バッファ回路最
終段に専用の電源およびＧＮＤを用いる理由は以下のよ
うなものである。

即ち、出力バッファ回路最終段におけるゲート幅とゲー
ト長との比（以下、ＣＷＧＡＴゆ／Ｌｌｌ、ＡＴゆ〕と
記載する）は、Ｄｏｕｔに付加される容量（通常は１０
０　ｐ　Ｆ程度）を高速度で充放電するために、例えば
［ＷａＡｔ、！／　ＬＧＡＴＥ〕＝　５００／　５程度
と、般に大きく設計されている。従って、内部回路と電
源およびＧＮＤを共通にすると、出力バッファ回路最終
段がスイッチングした時に発生したノイズが、内部回路
の電源およびＧＮＤに回り込んで、センスアンプ回路等
の誤動作を生じる場合があるからである。

第５図は、第４図に示した出カバソファ回路の動作を説
明するための信号波形図である。より詳細には、第５図
（ａ）、ら）および（Ｃ）は、タイミングｔに、Ｓ　ｏ
　ｕ　ｔが′Ｌ″から”Ｈ″へ、タイミングｔ２にＳ。

ｕＬが“Ｈ”からＬ′”へ変化した時の各節点の電圧波
形と、ＦＥＴＱｏ＋ｓに流れる電流１ｐ３と、ＦＥＴＱ
ｏ、６に流れる電流［Ｎａの時間変化とをそれぞれ示し
ており、表示した記号は、第４図の各節点の記号に対応
する。

尚、以下の説明は、出力バッファ回路の読み出しモード
について専ら説明するので、ＲＤは１１　ＨＩＩ、ＲＤ
は“Ｌ”の状態を保持しているものとする。

また、ここでは、半導体記憶装置は８ビツト出力で、８
つの出力バッファ回路が、それぞれの出力Ｄｏｕｔの各
出力ピンに接続されているものとする。

さて、第５図（ａ）に示すように、タイミングｔ１にＳ
。ｕｔが“Ｌ”→“ＨＩＩに変化すると、節点ＯＡが“
′Ｈ”→“Ｌ”に、 節点ＯＢがＬ”−・Ｈ”１．：、 節点ＯＣが′Ｈ”→“Ｌ”に、 節点ＯＤがＬ”→”Ｈ”に、 節点○Ｅが“Ｈ”→”Ｌ”に それぞれ変化し、従って、Ｆ　Ｅ　Ｔ　ＱＯＩ５一方、
Ｑ（１１６は非導通になる。

この時、一般に出力バッファ回路では、電源およびＧＮ
Ｄのノイズ対策のために、節点ＯＥの方が節点ＯＣより
も早く“Ｈ”−“Ｌ”になるように設計されており、こ
れによってＦＥＴＱｏ＋ｓおよびＱ。１６に貫通電流が
流れないように構成されている。一方、この状態では、
Ｆ　Ｅ　Ｔ　Ｑｏ＋ｓを通して、ＣＣＬからＤＯｕｔに
工Ｐ３として示すような充電電流が流れ、Ｄｏｕｔの電
圧はＯＶから次第に上昇して［Ｖｃｃ：］で平衡する。

ここで、ＲＣＣ２＝１０Ω、Ｆ　Ｅ　Ｔ　Ｑｏ＋ｓの（
ＷＧＡＴ＋！／ＬｃＡＴｔ：］が１０００／　５である
ときに〔Ｉ、３）　＝２０ｍＡになるような８つの出力
バッファ回路が、すべて°“Ｌ”→ＩＩＨ″′へ変化し
たとすると、ＣＣ２が導通し、 のＣＶｃｃ〕からの低下量ΔＶＣＣ２は、ΔＶＣＣ２＝
１０Ｘ　８　Ｘｏ、０２＝　１．６Ｖとなる。また、こ
の時、ＣＣ２の電圧低下がトリが−となり、ＬＣＤおよ
びＲＣＣＩにも電流が振動的に流れる。

ここで、Ｒｃｃ＋　、ＣＣＬ、ＣＣＰおよびＣＣ１に付
加された容ＩＥｃｔｃ（図示せず〉とＬＣＣとがＲ−Ｌ
−Ｃ回路を形成するので、第５開山）に示すように、Ｃ
ＣＩの電圧は振動して次第に減衰し、最後に（Ｖｃｃ）
で平衡する。その振幅と周期は、ＬＣＣとＲｏ。、とＣ
７０の値で決まる係数により決定されることになる。第
５図のＣＣ１は、この様子を示したものである。

即ち、タイミングｔ、にＣＣＩが〔ｖｏ。〕から低下す
る量は、タイミングｔ１のＩ、３の電流変化（ｄ〔■Ｐ
３〕／ｄｔ〉に比例する。このため、ＦＥＴＱＯ，のＣ
Ｗ　Ｇ　Ａ　？　Ｅ　／　Ｌ　ａ　Ａ　ｔ　Ｉりを大き
く設計すればするほどＣＣＩに乗るノイズの量は多くな
る。

また、ＣＣ１とＳＳ１は、容量で結合されているので、
ＣＣ１に乗ったノイズがＳＳＩにも乗り、このノイズは
ＣＣＩと同位相で変化し、その振幅はＣＣＩの振幅より
も小さい。

逆に、タイミングｔ２にＳ。０．が”Ｈ″→１１　Ｌ　
ＩＩに変化すると、 節点ＯＡが“Ｌ”→“Ｈ”に、 節点ＯＢが“Ｈ”→“Ｌ”に、 節点○Ｃが“Ｌ”→“Ｈ″′に、 節点○Ｄが“Ｈ”→“Ｌ”に、 節点○Ｅが“Ｌ”→“Ｈ”に それぞれ変化し、Ｆ　Ｅ　Ｔ　Ｑｏｌｓは非導通に、Ｑ
Ｑ＋６は導通になる。

この時、この出力バッファ回路○ＵＴ３では、前述した
ノイズ対策のために、節点ＯＣが節点ＯＥよりも早く“
Ｌ”→“Ｈ”になるように横絞されているので、第５図
（Ｃ）にＬ３として示すように、ＦＥＴＱｏ＋ｓを通し
てＤｏｕＬからＳＳ２に向かって放電電流が流れる。こ
のり。ムの電圧は〔ｖｃｃ〕から次第に低下してＯＶで
平衡する。

ここで、Ｒｓｓ＋＝５Ω、ＦＥＴＱｏ＋ｅの（ＷＧＡＴ
！／ＬＧＡ？１！Ｅが１０００１５のときに（Ｉ　ｗｓ
”Ｊ　＝２０ｍ　Ａとなるような８個の出力バッファ回
路がすべて“Ｈ”→“Ｌ″に変化したとすると、ＳＳ２
のＱＶからの上昇量ΔＶＳＳ２は； ΔＶＳＳ２＝　５　ｘ　８　ｘＯ，０２＝０．８ｖとな
る。また、この時、ＳＳ２の電圧上昇がトリガーとなり
、ＬＳＳおよびＲ５５Ｉ　にも電流が振動的に流れる。

従って、前述の場合と同様に、ＲＳ　Ｓ　ｌ、５ＳＬＸ
ＳＳＰおよびＳＳ１に付加された容量ＣＴＳ（図示せず
〉とＬＳＳとがＲ−Ｌ−Ｃ回路を形成するので、第５図
（ｂ）に示すように、また、ＣＣ１と同様に、ＳＳ１の
電圧が振動する。

ここで、タイミングｔ２においてＳＳ１がＯＶから上昇
する量は、タイミングｔ２の■。の電流変化（ｄ　（ｒ
、〕／ｄ　ｔ）に比例するので、Ｑｏ、。

の〔ＷＧＡＴ目／ＬＧＡＴＩＩが大きいほど、ＳＳＩに
乗るノイズの量は多くなる。尚、ＣＣｌにもＳＳ１と同
位相でノイズが乗り、ＣＣ１の振幅はＳＳＩの振幅より
も小さくなる。

このように、出力バッファ回路では、出力バッファ回路
の最終段がスイッチングした時に、電源およびＧＮＤに
ノイズが発生する。従って、従来は、出力バッファ回路
の最終段の電＃ＧＮＤを他の内部回路の電源およびＧＮ
Ｄと別にしたり、出力バッファ回路の最終段のＰＥ−Ｉ
ＣＦＥＴとＮＥ−ＩＧＦＥＴとが同時に導通しないよう
な構成を採用する等して、ノイズが内部回路に影響を与
えないように対策を施していた。

しかしながら、一方で、上述のような回路はに対する高
速化への要求は近年非常に高まっており、出力バッファ
最終段の（Ｗ　Ｇ　Ａアｐ／ＬｃＡｔｐ）を大きく設計
する必要が生じている。これは、前述した（ｄ　ＣＩｐ
ｔ）　／　ｄ　ｔ　）および（ｄ　［：　ＩＸ３〕／ｄ
　ｔ）が大きくなることを意味し、出力バッファ最終段
のスイッチングによるノイズが、内部回路の電源やＧＮ
Ｄに回り込み易くなることを意味する。即ち、高速動作
を目的とした設計では、内部回路の電源およびＧＮＤに
発生する振動によりセンスアンプ回路等の感度の高い回
路が誤動作するという問題を生じている。

第６図は、上述のようなセンスアンプ回路の典型的な例
として、記憶素子としてＦＡＭＯ３を用いた回路の構成
を示す回路図である。

即ち、この回路においては、節点ＳＣが、ＦＥＴＱＳ３
とＱ８．との論理しきい値付近にバイアスされているの
で非常に感度が高く、高速で動作する。

ＦＥＴＱ、、、Ｑ、３はＰＥ−ＩＧＦＥＴであり、ＦＥ
ＴＱ１２、Ｑ８２、ＱＳＳはＮＥ−ＩＧＦＥＴである。

また、ＭｌｌおよびＭ２１は記憶素子であり、記憶素子
Ｍ、には“０”が、記憶素子Ｍ１□には“１”が格納さ
れているものとする。更に、Ｘ１１Ｘ２はデコーダＸの
、ＹＩ　はデコーダＹのそれぞれ出力であり、選択され
た時はそれぞれ［Ｖ　ｃ　ｃ　］が印加される。

尚、このセンスアンプ回路は、インバータ１１を介して
出力バッファ回路に接続されている。

第７図は、第６図に示したセンスアンプ回路の動作を説
明するための信号波形を示す図であり、タイミングｔ、
に記憶素子Ｍ、が選択され、タイミングｔ、に記憶素子
Ｍ２．が選択された場合の各節点における信号の電圧波
形を示したものである。

尚、第７図中に示された各記号は、第６図中に示す各節
点の記号に対応している。

第７図において、ＶＳＡ（Ｏｆｆ）　は、“０”を記憶
した記憶素子を選択した時の節点ＳＡの平衡電圧を、Ｖ
ＳＡ　（Ｏｎ）は、”ｌ”を記憶した記憶素子を選択し
た時の節点ＳＡの平衡電圧を、それぞれ示している。ま
た、ｖｓｎ　（ｏｎ）は、１”を記憶した記憶素子を選
択した時の節点ＳＢの平衡電圧を、ＶＳ、（ｏｆｆ）は
、“０”を記憶した記憶素子を選択した時の節点ＳＢの
平衡電圧を、それぞれ示している。また、点線で示した
波形は、後述する誤動作が発生しなかった場合の各節点
の電圧波形を示すものである。

いま、タイミングｔ３に、ｘｌが“Ｈ″、ＹＩが“Ｈ″
になり記憶素子Ｍ、ｌが選択されたものとする。このと
き、記憶素子Ｍ、は非導通になっているので、 節点ＳＣの電圧は上昇し、 節点ＳＢの電圧は低下し、 節点ＳＡの電圧は上昇し、 節点ＳＢの電圧はＶＳＢ（ｏｆｆ）に向かい、節点ＳＡ
の電圧はｖ、Ａ（ｏｆｆ）　に向かう。

ここで、ｈが節点ＳＡの電圧変化を検出し、出力Ｓ。ｕ
ｔは“Ｌ″に変化する。従って、第５図に示すように、
出力バッファ回路の出力り。ｕｔは、“Ｈ″から“Ｌ”
へ変化する。

また、この動作に伴い、ＳＳＩの電圧が瞬間的に上昇す
るので、センスアンプ回路のＦ　Ｅ　Ｔ　Ｑｓ４のゲー
ト−ソース間の電圧差が小さくなりＦＥＴはＱＳ４が非
導通になる。すると、あたかも“１”が記憶された記憶
素子が選択されたかのように節点ＳＢの電圧が再び上昇
し、また、節点ＳＡの電圧は再び低下する。このため、
Ｓ　ｏｕｔおよびり。Ｕ。

の電圧も“Ｌ”→“Ｈ”に変化する。この時、ＳＳ１の
ノイズの程度が軽い場合は、第７図に示すように、節点
ＳＡおよび節点ＳＢの電圧は本来の平衡電圧まで復帰す
る。

以上のような動作のために、この従来の出力バッファ回
路を用いた半導体記憶装置のスイッチングスピードは、
本来のスイッチングスピードに対して、ｔｄ、だけ遅れ
ることになる。

一方、タイミングｔ４においてＸ２が“Ｈ”になり、記
憶素子Ｍ２１が選択された場合、記憶素子Ｍ２が導通す
るので、 節点ＳＣの電圧は低下し、 節点ＳＢの電圧は上昇し、 節点ＳＡの電圧は低下し、 節点ＳＢの電圧はＶｓｎ　（ｏｎ）に向かい、節点ＳＡ
の電圧はＶｓＡ（Ｏｎ）に向かう。

ここで、ｈが節点ＳＡの電圧変化を検出し、出力Ｓ　ｏ
ｕｔは“Ｈ”に変化する。従って、出力バッファ回路の
出力り。ｔは、“Ｌ”→“Ｈ”に変化する。

これに伴い、ＣＣ１の電圧が瞬間的に低下するために、
第６図に示すセンスアンプ回路のＱＨのゲート−ソース
間の電圧差が小さくなり、Ｑ５３が非導通になり、あた
かも“Ｄ”が記憶された記憶素子が選択されたかのよう
に節点ＳＢの電圧は再び低下し、節点ＳＡの電圧は再び
上昇する。

以上のような動作のために、Ｓ　ｏｕｔおよびり。ｕｔ
の電圧も“Ｈ′″→“Ｌ”に変化する。ここで、ＣＣ１
のノイズの程度が軽い場合は、第７図に示すように、節
点ＳＡおよび節点ＳＢの電圧は本来の平衡電圧まで復帰
する。

従って、従来技術の出力バッファ回路を用いた場合、半
導体記憶装置のスイッチングスピードは、本来のスイッ
チングスピードに対してｔｄ２だけ遅れることになる。

更に、上述のようなノイズの程度がより大きい場合は、
Ｄｏｕｔが“Ｈ”を出力すると電源電圧が低下し、セン
スアンプ回路が誤動作を起こしてＤｏ、。

が“Ｌ”をを出力するようになる。このため、ＧＮＤ電
位が上昇し、今度は、Ｄｏｕｔが°゛Ｈ”を出力するよ
うになるので、センスアンプ回路と出力バッファ回路と
の間で正帰還がかかり、回路は発振状態になってしまう
。

発明が解決しようとする課題 以上述べたように、一般的な出力バッファ回路では、動
作を高速化のためには出力バッファ回路の最終段を構成
するＰＥ−ＩＣＦＥＴとＮＥ−ＩＧＦＥＴの（Ｗ　Ｇ　
Ａ　ｔ□／ＬＧＡＴゆ〕を大きく設定する必要があり、
その場合は、最終段のＰＥ−ＴＧＦＥＴが導通した瞬間
に極めて大きな充電電流（ＩＦ５．’が流れる。

このため、出力バッファ回路の最終段がスイッチングし
た瞬間の（ｄ　（Ｉｐａ〕／　ｄ　ｔ　）または（ｄ　
ＣｌＮ５）　／　ｄ　ｔ　）が大きくなり、ケースのＬ
ＥＡＤおよびボンディング線に付加される寄生インダク
タンスと、電源パッドまたはＧＮＤバッドから内部回路
の電源またはＧ　Ｎ　Ｄに接続されるアルミ配線やポリ
シリコン配線の寄生抵抗との影響を受け、センスアンプ
回路等の高感度な内部回路の電源ＧＮＤにノイズが発生
して誤動作を誘起するという欠点がある。

そこで、本発明は、上記従来技術の問題点を解決し、高
速に動作する半導体記憶装置においても、誤動作を誘起
することなく使用することのできる新規な出カバソファ
回路の構成を提供することをその目的としている。

課題を解決するための手段 即ち、本発明に従うと、ソースが電源に、ドレインが出
力端子にそれぞれ接続された第１のＰチャネル型電界効
果型トランジスタと、人力が入力が入力信号を受け、出
力が該第１のＰチャネル型電界効果型トランジスタのゲ
ートに接続された第１のインバータと、該第１のＰチャ
ネル型電界効果型トランジスタと並列に、ソースが電源
に、ドレインが出力端子に接続された第２のＰチャネル
型電界効果型トランジスタと、入力が入力が入力信号を
受け、出力が該第２のＰチャネル型電界効果型トランジ
スタのゲートに接続された第２のインバータと、ドレイ
ンが出力端子に、ソースが接地にそれぞれ接続された第
１のＮチャネル型電界効果型トランジスタと、入力が入
力が入力信号を受け、出力が該第１のＮチャネル型電界
効果型トランジスタの入力信号を受け、出力が該第１の
インバータと、前記第１のＮチャネル型電界効果型トラ
ンジスタと並列に、ドレインが出力端子に、ソースが接
地に接続された第２のＮチャネル型電界効果型トランジ
スタと、人力が入力が入力信号を受け、出力が該第２の
Ｎチャネル型電界効果型トランジスタの入力信号を受け
、出力が該第２のインバータとを備え、前記第１のイン
バータの論理しきい値と前記第２のインバータの論理し
きい値とが互いに異なるように設定され、且つ、前記第
３のインバータの論理しきい値と前記第４のインバータ
の論理しきい値とが互いに異なるように設定されている
ことを特徴とする出力バッファ回路が提供される。

作用 前述した従来の出力バッファ回路に対し、本発明のに係
る出力バッファ回路では、最終段のＰＥ−ＩＧＦＥＴが
、互いに並列な第１および第２のＰＥ−ＴＧＦＥＴによ
り構成されており、これら１対のＰＥ−ＩＧＦＥＴは、
それぞれ別のインバータによって駆動されるように構成
されている。

また、最終段のＮＥ−ＩＧＦＥＴも、互いに並列な第１
および第２のＮＥ−’ＩＧＦＥＴにより構成されており
、これらのゲートも、同様にゲートが互いに別のインバ
ータで駆動されている。

従って、一方のＰＥ−ＩＧＦＥＴおよびＮＥ−ＩＣＦＥ
Ｔの〔ＷＧＡＴＥ／　ＬＧＡＴＩ：）は、動作速度を考
慮せず小さく設定することができるので、出力バッファ
回路の最終段がスイッチングした瞬間の充電電流〔Ｉｌ
、〕または放電電流〔ＩＮＩＩ　：］を小さくすること
ができる。

また、出力バッファ回路の最終段がスイッチングした瞬
間の（ｄ　［：　ＩＰｌｌ　］／ｄ　ｔ　’）および〈
ｄ〔ＩＮＩＩ　）　／ｄ　ｔ　）は、従来の出力バッフ
ァ回路に比較して小さくすることができるので、出力バ
ッファ回路の最終段がスイッチングした瞬間に内部回路
の電源ＧＮＤに乗るノイズの量は少なくなる。従って、
半導体記憶装置の出力バッファとして使用した場合、セ
ンスアンプ回路の誤動作を誘起することがない。また、
第２のＰＥ−ＩＧＦＥＴと第２のＮＥ−ＩＧＦＥＴの（
Ｗ　Ｇ　Ａ　ｔ　Ｐ：／　Ｌ　Ｇ　Ａ　Ｔ　Ｉ！　）を
大きく設定することにより、出力バッファ回路のスイッ
チングスピードを高速にすることができるので、高速動
作が要求される半導体記憶装置においても使用すること
ができる。

以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に係る出力バッファ回路の具体的な構
成例を示す回路図である。尚、第１図において、第４図
に示した従来の回路と同じ構成要素には同じ参照番号を
付して説明を省略している。

また、第４図において、Ｆ　ＥＴＱＯ２＋　、ＱＯ２３
、Ｑｏ２ｓ１Ｑｏ２．はＰＥ−ＩＧＦＥＴであり、ＦＥ
ＴＱＯ２２、ＱＯ２４、ＱＯ２１！　、Ｑ［＋２１１は
ＮＥ−Ｉ　ＧＦＥＴである。

第１図に示す出力バッファ回路○ＵＴＩは、第４図に示
す従来例と比較すると、その最終段において、第１のＰ
　Ｅ　−Ｉ　Ｇ　Ｆ　ＥＴＱａ２ｓに加えて第２のＰ　
Ｅ　−Ｉ　ＧＦ　ＥＴＱａ２ｔを備えている点と、ＦＥ
ＴＱｏ２ｔのゲートを、ＦＥＴＱｏ２＋およびＱ　Ｏ２
２から構成される第３のインバータにより駆動している
点で異なっている。

ここで、ＦＥＴＱＯ２ＳとＱ。２７とは、互いに共通に
、ソースが電源に、ドレインが出力端子に接続されてい
る。また、ＦＥＴＱＯ２２は、ＦＥＴＱｏａよりも〔Ｗ
ＧＡ丁Ｅ／ＬＧＡＴｌりが小さく設計されている。尚、
本実施例においては、 Ｑｏｓ　：　　ＣＷＧＡＴＥ／　ＬａＡＴｐ）　＝３０
／　３に対してＱｏｅ　：　［ＷＧＡＴ＋！／　ＬＧＡ
Ｔ！〕＝３０／１０と設定されている。従って、節点Ｏ
Ｆが”Ｈ”→“Ｌ”に変化するタイミングは、節点○Ｃ
が“Ｈ”→“Ｌ”に変化するタイミングよりも遅くなる
。このように設計することにより、Ｆ　Ｅ　Ｔ　Ｑｏ、
、が導通ずるタイミングをＦＥＴＱＯ２Ｓが導通するタ
イミングよりも遅くすることができる。

また、この出力バッファ回路は、最終段において、第１
のＮＥ　　ＩＧＦＥＴＱｏ２ｇに加えて第２のＮ　Ｅ　
　Ｉ　Ｇ　Ｆ　Ｅ　Ｔ　ＱＯ２８を備えている点と、Ｆ
ＥＴＱＯ２８のゲート駆動するＦＥＴＱＯ２３およびＱ
ｏ２４から構成される第４のインバータを備える点でも
、従来例と異なっている。

ここで、Ｆ　Ｅ　Ｔ　ＱＯ２６およびＱ０２８は、互い
に共通に、ドレインが出力端子に、ソースが接地に接続
されている。また、Ｆ　Ｅ　Ｔ　Ｑ１１２３は、Ｆ　Ｅ
ＴＱ。Ｉ３よりもＣＷｒ、Ａ　ｒ　ｐ　／　Ｌ　Ｇ　Ａ
　Ｔ□〕が小さく設計されている。尚、本実施例におい
ては、 ＱＯ＋３　　：　　［：ＷＧＡＴＥ／　Ｌｃ＾↑Ｅ）　
＝６０／　４に対してＱＯ２３：　　［ＷｃＡＴｐ／Ｌ
ｃＡｔｅｌ　＝６０／１０と設定されている。従って、
節点○ＧがＬ”→“Ｈ”に変化するタイミングは、節点
○Ｃが′Ｌ″→“Ｈ”に変化するタイミングよりも遅く
なる。このように設計することにより、ＦＥＴＱＯ２［
１が導通するタイミングは、Ｆ　Ｅ　Ｔ　Ｑ０２Ｂが導
通するタイミングよりも遅くなる。

以上のように構成された最、ｉ８役を備えた出力バッフ
ァ回路では、Ｓ　５ｕＬが“Ｌ”から“Ｈ”に変化して
最終段がスイッチングすると、まずＦＥＴＱ　Ｏ２５が
導通してり。Ｕ、を充電し始め、ある一定時間経過後、
ＦＥＴＱＯ２７が導通してり。Ｕ、を更にＣＶｃｃ）ま
で充電する。尚、Ｆ　Ｅ　Ｔ　Ｑ、２□が導通するタイ
ミングは、Ｑｏ２゜の［Ｗｃ・ＡｖＥ／　ＬＧＡＴＩＩ
により制御することができる。

また、この出力バッファ回路において、５ｏｕｔが“Ｈ
”から“Ｌ”へ変化して最終段がスイッチングすると、
まず、ＦＥＴＱＯ２６が導通してＤＯｕｔが放電され始
めた後、ある一定時間経過後にＦＥＴＱＯ２Ｂが導通し
てり。ｕｔをさらにＯＶまで放電する。尚、ＦＥＴＱｏ
２ｅが導通するタイミングは、Ｆ　Ｅ　Ｔ　ＱＯ２３の
ＣＷ　ｃ　Ａ　ｔ　！！　／　Ｌい７．〕により制御す
ることができる。

第２図（ａ）、（ｂ）および（Ｃ）は、第１図に示す出
力バッファ回路において、ＦＥＴＱＱ２＋　およびＱ。

、とＦＥＴＱＯ２４およびＱ。、、とを、それぞれＤＶ
ＧＡｔｐ／ＬｅえＴ！〕が同一となるように構成し、ま
た、ＦＥＴＱ（１２２、Ｑ　Ｑ　２３、Ｑｏ２．、Ｑｏ
２６、ＱＯ２７およびＱ０２８のＣＷ　Ｇ　Ａ　ｔ　ｔ
　／　Ｌ　ｃ　Ａ　Ｔ　ｅ　：ｌを・それぞれ・３０／
１０．６０／１０．２００１５．１００／　５．１２０
０／　５および６００／　５となるように構成した場合
の、この回路の動作を説明するための信号波形図である
。より詳細には、第２図（ａ）、じ）および（Ｃ）は、
それぞれ、Ｓ　Ｏｕ　Ｌがタイミング１．で“Ｌ′″→
′Ｈ”に、タイミングｔ２で“Ｈ”→“Ｌ”に変化した
ときの各節点の電圧波形と、ＦＥＴＱｏｚｓに流れる電
流■、１．と、ＦＥＴＱｏ２ｓおよびＱｏ２７に流れる
電流（Ｉｐ＋＋　＋　ＩＰ＋２）の時間変化とＦＥＴＱ
Ｏ□６に流れる電流ＩＮＩ＋と、Ｆ　Ｅ　Ｔ　Ｑ１１２
１１とＱ。２８に流れる電流（ＩＮｌｌ＋１□２）の時
間変化を示したものである。

該１図（ａ）に示すように、タイミング１．においてＳ
０１．が“Ｌ＃→“Ｈ”に変化すると、従来例について
既に説明したように、節点○Ｃが“Ｈ”−十“Ｌ”に変
化する。いま、節点○Ｅは、節点Ｏｒよりも早く“Ｈ”
→“Ｌ”変化するように回路設計されているとすると、
まず、ＦＥＴＱ、□、が導通して、第２図（Ｃ）に示す
ように、Ｄｏｕｔに充電電流ＩＰ１１が流れ、第２図（
ａ）に示すように、Ｄｏｕｔの電圧はＯＶから上昇する
。

ここで、本実施例の場合、ＦＥＴＱ０□、は、従来例の
回路のＦＥＴＱ、、５よりも（Ｗｃａｒｐ／　ＬＧＡＴ
Ｆりを小さく設定されているので、（Ｉｐ、＋　〕が（
ＩＰ３：］よりも少なくなる。従って、Ｄａｕｔの電圧
の上昇速度は、タイミングｔ１１までは、従来例に比べ
て遅くなる。

次に、第２図（ａ）に示すように、タイミングｔにおい
て節点ＯＦが“Ｈ”から“Ｌ”に変化するとＦ　Ｅ　Ｔ
　Ｑｏ２ｔが導通ずる。従って、ＦＥＴＱＯ２ＳとＱ。

７．とが共に導通することになり、第２図（Ｃ）に示す
ように、充電電流（Ｉｐ＋＋＋　ＩＰ＋２）がＣＣ２か
らＤ０８．に流れ、第２図（ａ）に示すように、Ｄｏｕ
ｔの電圧は更に上昇して（Ｖｃｃ）で平衡する。

一方、第２図（ａ）に示すように、タイミングｔ２にＳ
　ｏｕｔが“Ｈ”から　“Ｌ”に変化すると、節点○Ｅ
が“Ｌ′→“Ｈ″に変化する。ここで、節点○Ｃの方が
節点○Ｅよりも“Ｌ”→“Ｈ”の変化速度が速くなるよ
うに回路設計されているとすると、まず、Ｆ　Ｅ　Ｔ　
ＱＯ２８が導通し、第２図（Ｃ）に示すように、放電電
流ＩＮＩＩがり。５ｔからＳＳ２に向かって流れ、第２
図（ａ）に示すように、Ｄｏｕｔの電圧は（Ｖｃｃｌか
ら低下する。

本実施例の場合、ＦＥＴＱＯ２６は従来例のＦＥＴＱｏ
１６よりも（ＷＧＡＴＥ／　ＬＧＡ丁、〕が小さく設定
されているので、Ｃ１５ｚ　〕は〔ＩＮ３〕よりも少な
く、Ｄｏｕｔの電圧の低下速度は従来例の場合に比べて
、タイミングｔ２１までは遅い。

次に、タイミングｔ２１において、第２図（ａ）に示す
ように、節点ＯＧがｌｌ　Ｌ　ＩＩ→ＩＩ　ＨＩ＋に変
化すると、ＦＥＴＱＱ２１１が導通ずる。従って、ＦＥ
ＴＱＯ２［１とＱｏ２ａ　とが共に導通し、第２図（Ｃ
）に示すように、放電電流（ＩＮｌｌ＋　ＩＮ＋２）が
ＤｏｕｔからＳＳ２に流れ、第２図（ａ）に示すように
、Ｄｏｕｔの電圧は更に低下してＯＶで平衡する。

このように、本発明に係る出力バッファ回路では、Ｓ　
ｏｕｔが“Ｌ”→“Ｈ″に変化した時に、まず、タイミ
ングｔ、でＣＷＧＡｔｔ／　ＬＧＡＴＬ〕が小。

さいＱ。２５が導通ずるので、従来の回路に比較して（
ｄ〔Ｉア、ｌ／ｄｔ）が小さくなる。従って、出力バッ
ファ回路の最終段のスイッチングによりＱａ２ｓが導通
した瞬間に電源ＣＣ１およびＧＮＤＳＳＩに乗るノイズ
ＣＣＩ、ＳＳＩの量は、第２図ら）に示すように、従来
の回路のそれ（第５図ら）に示すＣＣＩ、５ＳＩ）より
も少なくなる。即ち、本発明に係る出カバソファ回路を
半導体記憶装置に用いた場合、センスアンプ回路等の誤
動作が防止される。

また、本発明に係る出力バノファ回路では、タイミング
ｔｌ＋に、〔ＷいアＥ／ＬＧＡＴＥ〕の大きいＦＥＴＱ
Ｏ２７が導通して、タイミングｔ１１以後は、ＦＥＴＱ
Ｏ２ＳおよびＱ。２．を介してＤＯｕｔが充電される。

即ち、タイミングｔｌｌ以後は高速でり。ｕｔが（Ｖ　
ｃ　ｃ　）まで充電される。

一方、本発明に係る出力バッファ回路において、Ｓ　ｏ
ｕＬが“Ｈ”→“Ｌ”に変化した場合は、まず、タイミ
ングｔ２でＣＷ　Ｇ　Ａ　ｒ　ｚ　／　Ｌ　Ｇ　Ａ　ｔ
　ａ　〕の小さいＦＥ　Ｔ　Ｑｏ　２　Ｇが導通するの
で、従来に比較すると、（ｄ　［：Ｉ＋ｔ　）／ｄｔ）
が小さくなる。従って、出力バッファ回路の最終段がス
イッチングしてＦＥＴＱｏ２ｇが導通した瞬間にＧＮＤ
ＳＳＩおよび電源ＣＣＩに乗るノイズの量が少なくなる
。即ち、“Ｈ”→“Ｌ″′への変化においても、センス
アンプ回路等の誤動作は有効に防止される。

また、タイミングｔ２１で、（Ｗ　ｒ、Ａ　ｒ　Ｅ　／
　Ｌ　ａ　Ａｔ　ｅ　〕ノ大キいＦＥＴＱＯ２１１が導
通するので、タイミング上２□以後は、Ｆ　Ｅ　Ｔ　Ｑ
Ｏ２ＢおよびＱ。２８を介してＤｏｕｔの電荷が放電さ
れる。従って、Ｄ（＋ｕｔは高速に放電される。

以上述べたように、本発明に係る出力バッファ回路は、
最終段がスイッチングした時に内部回路の電源およびＧ
ＮＤに発生するノイズの量が従来技術の場合に比べ少な
くなるので、半導体記憶装置に用いても、センスアンプ
回路の動作が遅くなったり発振したりするような誤動作
を誘起することがない。

実施例２ 第３図は、本発明に係る出力バッファ回路の他の構成例
を示す回路図である。尚、第１図において、第４図に示
した従来の回路と同じ構成要素には同じ参照番号を付し
て説明を省略している。また、第４図において、Ｆ　Ｅ
　Ｔ　Ｑｏｓ＋、　Ｑｏ３３、Ｑｏ３゜およびＱｏ、、
はＰＥ−ＩＧＦＥＴであり、ＦＥＴＱｏ、、、Ｑ、、、
、Ｑｏ３６およびＱ。、、はＮＥ−ＩＧＦＥＴである。

また、Ｒ１およびＲ２は抵抗素子である。

第３図に示す出力バッファ回路０ＵＴ２では、節点○Ｈ
が節点○Ｃよりも遅いタイミングで“Ｈ”→１１　Ｌ　
１１になるように設定するために、ＦＥＴＱ、３゜のド
レインとＦ　Ｅ　Ｔ　ＱＱ３□のドレインとの間に抵抗
Ｒ，ｔを挿入している。また、節点○工が節点ＯＥより
も遅いタイミングで“Ｌ”→“Ｈ”になるように設定す
るために、ＦＥＴＱＱ３３のドレインとＦ　Ｅ　Ｔ　Ｑ
ｏ３−のドレインとの間に抵抗Ｒ２を挿入している。

即ち、上述のように、抵抗Ｒ１およびＲ２を挿入するこ
とにより、Ｆ　Ｅ　Ｔ　Ｑｏ３ｔがＦＥＴＱＯ３５より
も遅れて導通するように設定し、また、Ｆ　Ｅ　Ｔ　Ｑ
、３８がＦＥＴＱＯ３６よりも遅れて導通ずるように設
定している。換言すれば、本実施例に係る出力バッファ
回路０ＵＴ２では、ＦＥＴＱｏｓｔが導通ずるタイミン
グとＦＥＴＱＯＩ３が導通するタイミングとを、それぞ
れ抵抗Ｒ１およびＲ２の抵抗値によって任意に設定する
ことができる。

本実施例では、ＦＥＴＱＯ３１、Ｑｏ３４、Ｑｏ３５、
ＱＯ３６、Ｑ　Ｏ３’？およびＱ。、、８のＣＷ　ｃ　
Ａ　Ｔ　Ｅ　／　Ｌ　ＯＡ　ｔ　Ｅ　〕を、実施例１の
ＦＥＴＱ０２＋、Ｑｏ２４、ＱＯ２５、Ｑｏ２６、Ｑｏ
２．およびＱ。２８のＣＷ　Ｇ　Ａ　Ｔ　Ｅ　／　Ｌ　
ｃ、Ａ　Ｔ　！　〕と等しくなるように設計し、また、
上述のように抵抗ＲおよびＲ２の抵抗値を適当に調整し
て、節点ＯＨが“Ｈ”→″Ｌ”に変化するタイミングが
、実施例１の節点ＯＦが“Ｈ”−“Ｌ”に変化するトラ
ンジスタ同一になるように設定している。また、同様に
、節点ＯＩが“Ｌ”→“Ｈ”に変化するタイミングを、
実施例１の節点ＯＧが“Ｌ”→“Ｈ”に変化する。タイ
ミングと同一になるように設定している。

従って、この回路の動作は、実施例１の出力バッファ回
路の動作と実質的に同一となり、これを半導体記憶装置
に用いた場合、実施例１の出力バッファ回路と同様の効
果がある。尚、本実施例では、抵抗Ｒ３およびＲ２を抵
抗素子として説明したが、これをＩＧＦＥＴ等の他の素
子によって構成することが可能なことはいうまでもない
。

発明の詳細 な説明したように、本発明のに係る出力バッファ回路で
は、それぞれ互いに並列な１対のＰＥＩＧＦＥＴおよび
ＰＥ−ＩＧＦＥＴにより最終段が構成されており、これ
らのＰＥ−ＩＧＦＥＴは、それぞれ別のインバータによ
って駆動されるように構成されている。

従って、一方のＰＥ−ＩＧＦＥＴおよびＮＥＩＧＦＥＴ
の（ＷＧＡＴＥ／　ＬＧＡＴ！：］は、動作速度を考慮
せず小さく設定することができるので、出力バッファ回
路の最終段がスイッチングした瞬間の充電電流［：Ｉｐ
ｚ　］または放電電流［：ｌＮ１１　］を小さくするこ
とができる。

また、出力バッフ７回路の最終段がスイッチングした瞬
間の（ｄ［：Ｉ□、］／ｄｔ）および（ｄ（ＩＮＩＩ　
）　／ｄ　ｔ）は、従来の出力バッファ回路に比較して
小さくすることができるので、出力バッファ回路の最ｔ
ｉｌ＆がスイッチングした瞬間に内部回路の電源ＧＮＤ
に乗るノイズの量は少なくなる。

従って、半導体記憶装置の出力バッファとして使用した
場合、センスアンプ回路の誤動作を誘起することがない
。また、第２のＰＥ−ＩＧＦＥＴと第２のＮＥ−ＩＧＦ
ＥＴの〔Ｗ　ＧＡ　Ｔ　Ｅ　／　Ｌ　Ｇ　Ａ　Ｔ　Ｅ　
）を大きく設定することにより、出力バッファ回路のス
イッチングスピードを高速にすることができるので、高
速動作が要求される半導体記憶装置においても使用する
ことができる。

尚、前記実施例においては、出力バッファ回路の最終段
のＰＥ−ＩＧＦＥＴとＮＥ−ＩＧＦＥＴとをそれぞれ２
個並列に接続して構成した例を開示したが、各ゲートが
別のインバータで駆動されるような構成であれば、何個
並列に接続されても同様な機能を実現することが可能で
あり、これが本発明の範囲に含まれることはいうまでも
ない。

【図面の簡単な説明】

第１図は、本発明に係る出力バッファ回路の構成例を示
す回路図であり、 第２図（ａ）、（ｂ）および（Ｃ）は、第１図に示した
回路の動作を説明するための信号波形図であり、第３図
は、本発明に係る出力バッフ７回路の外の構成例を示す
回路図であり、 第４図は、従来の出力バッファ回路の典型的な構成を示
す回路図であり、 第５図（ａ）、ら）および（Ｃ）は、第４図に示した回
路の動作を説明するための信号波形図であり、第６図は
、第４図に示す出力バッファ回路と共に使用される半導
体記憶装置のセンスアンプ回路の構成を示す回路図であ
り、 第７図は、第６図に示したセンスアンプ回路の動作を説
明するための信号波形図である。 〔主な参照符号〕 Ｑｏｌ、Ｑｏｌ、ＱＯ４、Ｑｏ７、Ｑｏ９、ＱａｌＯ％
　ＱＯ＋３％ＱＯ１５−°°６・・・Ｐチャネル型エン
ハンスメントＩＧＦＥＴ（ｐＨ，−ＩＧＦＥＴ）、 Ｑｏ２１　Ｑｏ５）Ｑｏ６・　Ｑ０８１Ｑ、、、Ｘ　Ｑ
。、、、Ｑ、、４、Ｑｏ、６１　６　　・・・・Ｎチャ
ネル型エンハンスメン）　ＩＧＦＥＴ（ＮＥ−ＩＧＦＥ
Ｔ）、 ○ＵＴＬ○ＵＴ２、○ＵＴ３ ・・・出力バッファ回路、 ＣＣＬＳＣＣＰＳＣＣ１、ＣＣ２・・・・・・電源（電
源ピン、電源パッド）、ＤｏｕＬ　　・・・出力バッフ
ァ回路の出力、Ｓ　ｏ　ｕ　Ｌ　　・・・センスアンプ
回路の出力、ＳＳＩ、ＳＳ２、ＳＳＬ、ＳＳＰ・・・・
　・　・ＧＮＤ　　（ＧＮＤピン、ＧＮＤパッド〉、Ｌ
　ＣＣ％　Ｌ　Ｓ　Ｓ・・・寄生インダクタンスＲＣＣ
Ｉ、ＲＣＣ２、Ｒ５５Ｉ、Ｒ５５２・・・寄生抵抗、Ｒ
Ｄ、ＲＤ・・・読み出し信号

Claims (1)

1. 【特許請求の範囲】 ソースが電源に、ドレインが出力端子にそれぞれ接続さ
   れた第１のＰチャネル型電界効果型トランジスタと、 入力が入力端子からの入力信号を受け、出力が該第１の
   Ｐチャネル型電界効果型トランジスタのゲートに接続さ
   れた第１のインバータと、 該第１のＰチャネル型電界効果型トランジスタと並列に
   、ソースが電源に、ドレインが出力端子に接続された第
   ２のＰチャネル型電界効果型トランジスタと、 入力が入力端子からの入力信号を受け、出力が該第２の
   Ｐチャネル型電界効果型トランジスタのゲートに接続さ
   れた第２のインバータと、 ドレインが出力端子に、ソースが接地にそれぞれ接続さ
   れた第１のＮチャネル型電界効果型トランジスタと、 入力が入力端子からの入力信号を受け、出力が該第１の
   Ｎチャネル型電界効果型トランジスタのゲートに接続さ
   れた第３のインバータと、 前記第１のＮチャネル型電界効果型トランジスタと並列
   に、ドレインが出力端子に、ソースが接地に接続された
   第２のＮチャネル型電界効果型トランジスタと、 入力が入力端子からの入力信号を受け、出力が該第２の
   Ｎチャネル型電界効果型トランジスタのゲートに接続さ
   れた第４のインバータとを備え、前記第１のインバータ
   の論理しきい値と前記第２のインバータの論理しきい値
   とが互いに異なるように設定され、 且つ、 前記第３のインバータの論理しきい値と前記第４のイン
   バータの論理しきい値とが互いに異なるように設定され
   ていることを特徴とする出力バッファ回路。