CN1238483A - 带隙参考电压发生电路 - Google Patents

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Abstract

在带隙参考电压发生电路中，除了并联在电源电压和地之间的第一、第二和第三单元电路，增加了包括可响应加到n沟道FET栅极上的偏压而导通的n沟道FET的第四单元电路。第二单元电路与第四单元电路通过电容器相连，第一电容器的一端与n沟道FET的漏相连。当加到n沟道FET栅极上的偏压使第四单元电路的n沟道FET导通，因为电容器一端的电位下降，第一和第二单元电路中的工作于弱反相条件的n沟道FET的栅电位快速确定，从而迅速产生参考电压。

Description

带隙参考电压发生电路
本发明一般涉及一种带隙(bandgap)参考电压发生电路，其具体涉及一种提高了响应速度的带隙参考电压发生电路。
在现有技术中，由于需要用稳定的参考电压来驱动集成电路或其它电子器件，所以常要使用带隙参考电压发生电路。参照图1，其所示为现有技术的带隙参考电压发生电路的一个示例。
如图1所示的现有技术的带隙参考电压发生电路包括第一、第二和第三单元电路1A,2A和3A，其上加载有电源电压Vdd以通过使第一和第二单元电路1A和2A的n沟道场效应晶体管(FET)N1和N2工作在弱反相(weak inversion)状态下而产生由半导体的能带结构所决定的参考电压Vo。
即，假设二极管D1和D2的结面积比为1∶N，电阻R和xR的电阻值比为1∶x，则稳态电路输出电压Vo为Vf+(xkT/q)·1nN，其中，Vf=(kT/q)·ln(nd/ni),k为玻尔兹曼常数，T为绝对温度，q为基本电荷，ni为n型半导体的本征载流子密度，nd为施主(donor)密度。
然而，上述现有技术的带隙参考电压发生电路存在一个问题，即当电源刚接通时，各FET的栅电位均不确定，其结果是不能快速获得稳定的参考电压Vo。
因此，本发明的一个目的是提供一种高速带隙参考电压发生电路，其能够在接通电源电压后迅速地产生稳定的参考电压。
本发明的上述目的和其它目的可通过本发明的带隙参考电压发生电路得以实现，该电路包括：第一单元电路，其具有第一导电类型的第一晶体管和与第一导电类型相反的第二导电类型的第二晶体管，按照命名编号的顺序串接在第一电源电压和第二电源电压之间；一第二单元电路，其具有第一电阻、第一导电类型的第三晶体管和第二导电类型的开关第四晶体管，它们按命名编号的顺序串接在第一电源电压和第二电源电压之间；第三单元电路，其具有第二电阻和第二导电类型的开关第五晶体管，它们按命名编号的顺序串接在第一电源电压和第二电源电压之间；第四单元电路，其具有第一导电类型的开关第六晶体管和第二导电类型的负载第七晶体管，它们按命名编号的顺序串接在第一电源电压和第二电源电压之间；第六晶体管响应加在第六晶体管控制电极的偏置电压而导通，第二晶体管控制电极、第四晶体管控制电极、第五晶体管控制电极、以及第四晶体管的主电流通路的输出端彼此连接，第三晶体管的控制电极、第三晶体管的控制电极、以及第一晶体管的主电流通路的输入端彼此连接，从而形成电流反射镜电路，第三晶体管的主电流通路的输入端与第六晶体管的主电流通路的输入端通过一个电容器连接，从而当第六晶体管响应加到第六晶体管控制电极上的偏置电压而导通时，在与第六晶体管的主电流通路的输入端连接的电容器的一端电位下降，结果使第二晶体管和所述第四晶体管导通，从而在第一和第三晶体管控制电极上的电位迅速固定，在第二电阻和第五晶体管之间产生稳定的参考电压。
在上述结构中，偏置电压可以直接从电源电压提供，也可以从电源所驱动的偏置电压发生电路提供。
如果第一到第七晶体管由双极晶体管形成，晶体管的主电流通路是双极晶体管的集电极-发射极通路，而控制电极则是双极晶体管的基极。例如，第一导电类型的晶体管是NPN晶体管，而第二导电类型的晶体管是PNP晶体管。双极晶体管主电流通路的输出端在PNP晶体管的情况下为集电极，而双极晶体管主电流通路的输入端在NPN晶体管的情况下为集电极。
另一方面，如果第一到第七晶体管由场效应晶体管(FET)形成，则晶体管的主电流通路是FET的漏-源通路，而晶体管的控制电极则是FET的栅。在后者的情况下，例如，第一、第三和第六晶体管是n沟道FET，第二、第四和第五和第七晶体管是p沟道FET。连接第六晶体管的n沟道FET栅极以接收偏置电压。第一晶体管的n沟道FET的漏与第二晶体管的p沟道FET的漏相连，第三晶体管的n沟道FET的漏与第四晶体管的p沟道FET的漏相连。第五晶体管的p沟道FET的漏与第二电阻相连，第六晶体管的n沟道FET的漏与第七晶体管的p沟道FET的栅和漏相连。第二晶体管的p沟道FET的栅、第四晶体管的p沟道FET的栅和漏、第五晶体管的p沟道FET的栅彼此相连。第一晶体管的n沟道FET的栅和漏与第三晶体管的n沟道FET的栅彼此连接，以形成一电流反射镜电路。第三晶体管的n沟道FET的漏与第六晶体管的n沟道FET的漏通过电容器相连。这样，当第六晶体管的n沟道FET响应于偏置电压而导通时，在电容器与第六晶体管的n沟道FET的漏相连的端上的电位下降，结果使第二晶体管的p沟道FET和第四晶体管的p沟道FET导通，从而使第一和第三晶体管的n沟道FET的栅电位迅速固定，第一和第三晶体管的n沟道FET迅速工作于弱反相状态。
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的优选实施例的描述而变得明显。
图1是表示现有技术的带隙参考电压发生电路实例的电路图；
图2是表示根据本发明的带隙参考电压发生电路的第一实施例的电路图；
图3是表示图2所示的带隙参考电压发生电路操作时序图；
图4是表示根据本发明的带隙参考电压发生电路的第二实施例的电路图；
图5是根据本发明的带隙参考电压发生电路的第三实施例的电路图：
图6是根据本发明的带隙参考电压发生电路的第四实施例的电路图；
图7所示为用于向根据本发明的带隙参考电压发生电路加载偏置电压的偏置电压发生电路的一个示例的电路图：及
图8所示为用于显示根据本发明的带隙参考电压发生电路的一种变型的第三单元电路的电路图。
参照图2，其所示为根据本发明的带隙参考电压发生电路的第一实施例的电路图。
对照图1和图2，可以看出图2所示的根据本发明的带隙参考电压发生电路的实施例特征在于在具有并联在电源电压Vdd与地之间的第一，第二和第三单元电路1,2和3的带隙参考电压发生电路上增加了一个其中包括响应偏置电压而导通的n沟道FET(N40)的第四单元电路4。与现有技术的带隙参考电压发生电路类似，第一，第二和第三单元电路1,2和3彼此连在一起。
简单地说，第一单元电路1包括一个其源接地的n沟道FET N10及一个其源与电源电压Vdd相连而其漏与n沟道FET N10的栅和漏相连的p沟道FET P10。第二单元电路2包括一个其一端接地的电阻R1，一个其源与电阻R1的另一端相连的n沟道FET N20，及一个其源与电源电压Vdd相连而其漏与自身(p沟道FET P20)的栅以及n沟道FETN20的漏相连的p沟道FET P20。第三单元电路3包括一个其一端接地的电阻R2，及一个其源与电源电压Vdd相连而其漏与电阻R2的另一端相连的p沟道FET P30。从p沟道FET P30和电阻R2之间的连接节点输出参考电压Vo。第四单元电路4包括一个其源接地的n沟道FET N40及一个其源与电源电压Vdd相连而其漏与其自身(p沟道FET P40)的栅以及n沟道FET N40的漏相连的p沟道FET P40。
第一单元电路1与第二单元电路2彼此连在一起，其中p沟道FETP10的栅与p沟道FET P20的栅相连，而n沟道FET N10的栅则与n沟道FETN20的栅相连。
第二单元电路2与第三单元电路3彼此连在一起，其中p沟道FETP20的栅与p沟道FET P30的栅相连。
第二单元电路2与第四单元电路4彼此连在一起，其中n沟道FETN20的漏通过电容C与n沟道FETN40的漏相连。
在上述电路结构中，p沟道FET P10,P20和P30构成了一种其中p沟道FET P20起到输入电流通路作用而p沟道FET P10和P30则分别起到输出电流通路作用的电流反射镜(current mirror)电路。n沟道FET N10和N20也构成了一种其中n沟道FET N10起到输入电流通路作用而n沟道FET N20则起到输出电流通路作用的电流反射镜电路。
现在，将参照图3所示的根据本发明的带隙参考电压发生电路的操作时序图对图2所示的带隙参考电压发生电路的操作进行说明。
如果偏置电压发生电路(图2中未示出)向第四单元电路4的n沟道FET N40的栅加载了偏置电压Vb，则n沟道FET N40的漏-源通路将被导通，从而使得节点Y上的电位Vy从电源电压Vdd下降为导通后的n沟道FET N40的漏电压。
随着电位Vy的降低，节点X上的电位Vx也由电源电压Vdd下降为由p沟道FET P20的浮动电容和电容C的电容所确定的分压。
由于电位Vx被加载到第一单元电路1的p沟道FET P10的栅以及第二单元电路2的p沟道FET P20的栅上，所以p沟道FET P10和p沟道FET P20被导通。因此，节点W上的电位Vw，即导通后的p沟道FET P10的漏电压，被加载到第一单元电路1的n沟道FET N10的栅以及第二单元电路2的n沟道FET N20的栅上，从而使得两个n沟道FETN10和n沟道FET N20均开始在弱反相状态下工作。
因此，如图3所示，n沟道FET N10的漏电压Vw先升高，随后，n沟道FET N20的源电压Vz也升高，其结果是n沟道FET N10和n沟道FET N20均开始在弱反相状态下工作。
另一方面，由于第三单元电路3中用于输出参考电压Vo的p沟道FET P30在其栅处接收来自节点X的电压Vx，所以p沟道FET P30在n沟道FET N10和n沟道FET N20开始工作之前便已开始工作。因此，当以弱反相状态工作的n沟道FET N10和n沟道FET N20在时刻t2变为稳定状态时，参考电压Vo已经达到预定的数值。
在此实施例中，在迟于电源电压Vdd达到预定值的时刻t1的时刻t2将产生其值等于该预定值的参考电压Vo。此时间间隔(t1到t2)是工作在弱反相状态下的两个n沟道FET N10和N20的开关时间。因此，图2所示的根据本发明的带隙参考电压发生电路的实施例将在电源电压接通之后很快便产生参考电压Vo。
参照图4，其所示为根据本发明的带隙参考电压发生电路的第二实施例的电路图。
对照图2和图4，可以看出第二实施例不同于第一实施例之处仅在于前者用一组连成栅-阴放大器形式的p沟道FET取代了p沟道FETP40，例如，“j”个其中每个FET的栅和漏彼此连在一起的连成栅-阴放大器形式(cascode-connected)的p沟道FET P401,P402,…P40j。因此图4中，对与图2所示的元件相对应的那些元件将标注相同的图注，并省略对其的说明。
假设p沟道FET P401,P402,…P40j的工作特性均相同，并且其漏电流对栅-源电压特性中的阈值电压均表现为Vt，因此当n沟道FETN40和p沟道FET P401,P402,…P40j处于导通状态时，节点Y上的电位Vy可以被表示为{Vdd-j×Vt}。因此，在本实施例中，由于与第一实施例相比，电位Vy能够降得更低，所以加载到p沟道FET P10，P20和P30的栅上的电位将进一步降低，其结果是与第一实施例相比p沟道FET P10,P20和P30将被导通得更快。
参照图5，其所示为根据本发明的带隙参考电压发生电路的第三实施例的电路图。
对照图2和图5，可以看出第三实施例不同于第一实施例之处仅在于前者中分别用一组如图5所示的连成栅-阴放大器形式的并且每个FET的栅和漏彼此连在一起的n沟道FET N101,N102,…N10m以及一组如图5所示连成栅-阴放大器形式的n沟道FETN201,N202,…N20m来代替在弱反相状态下工作的n沟道FET N10和N20。n沟道FETN101,N102,…N10m的每一个的栅极与n沟道FETN201,N202,…N20m中相应一个的栅极相连。因此图5中，对与图2所示的元件相对应的那些元件将标注相同的图注，并省略对其的说明。
如果这些n沟道FET如图5所示被连成栅-阴放大器形式，则与单个的n沟道FET相比，多个连成栅-阴放大器形式的n沟道FET整体的漏电压对漏电流特性中的饱和特性将被改善。因此，电路操作对节点W的电位Vw，节点X的电位Vx，以及节点Y的电位Vy的依赖性将减小。
参照图6，其所示为根据本发明的带隙参考电压发生电路的第四实施例的电路图。
对照图2和图6，可以看出该第四实施例不同于第一实施例之处仅在于在p沟道FET P10的漏与n沟道FET N10的漏之间***了一个p沟道FET P11，而在p沟道FET P30的漏与电阻R2之间则***了一个p沟道FET31，其中p沟道FET P11和P31的栅均与节点Y相连。因此图6中，对与图2中所示元件相对应的那些元件将标注相同的图注，并省略对其的说明。
由于p沟道FET P11和P31的栅均与节点Y相连，所以p沟道FETP11和P31的栅电位将在第四单元电路4的n沟道FET N40响应偏置电压Vb而导通的同时被固定。
另一方面，由于节点X的电位Vx在节点Y的电位Vy变为确定的同时也变确定了，所以p沟道FET P10,P11,P30和P31的栅电位将同时变确定，因此，p沟道FET P10,P11,P30和P31将同时导通。
此外，由于p沟道FET P10和P11被连成栅-阴放大器形式，而p沟道FET P30和P31也被连成栅-阴放大器形式，所以与单个的p沟道FET相比，多个连成栅-阴放大器形式的p沟道FET整体的漏电压对漏电流特性中的饱和特性将被改善。因此，电路操作对节点W的电位Vw，节点X的电位Vx，以及节点Y的电位Vy的依赖性将减小。由此来看，连成栅-阴放大器形式p沟道FET并不仅局限于有两个连成栅-阴放大器形式的p沟道FET P10和P11或P30和P31，而是可以有多于两个p沟道FET连成栅-阴放大器形式。
在上述带隙参考电压发生电路实施例中，需要加载偏置电压Vb。然而，该偏置电压Vb可以是电源电压Vdd。
如果偏置电压Vb是根据节点Y的电位Vy来确定的，则其便能够更快地翻转或导通n沟道FET N40。为此，可以提供一种偏置电压发生电路。
参照图7，其所示为用于向根据本发明的带隙参考电压发生电路加载偏置电压的偏置电压发生电路的一个示例的电路图。
所示的偏置电压发生电路包括被连在电源电压Vdd与地之间的一组连成栅-阴放大器形式的、栅接地的p沟道FET及一组连成栅-阴放大器形式的n沟道FET。每个n沟道FET的栅均与该n沟道FET自身的漏相连。从p沟道FET的漏与n沟道FET的漏的连接节点输出偏置电压Vb。
在上述带隙参考电压发生电路实施例中，第三单元电路3中的电阻R2直接接地。然而，如图8所示，在电阻R2与地之间可以以正向***一个二极管D，其中二极管D的正极与电阻R2的一端相连，而二极管的负极则接地。此时，参考电压Vo将因为二极管D的正向压降而升高。此外，通过***该二极管，参考电压的温度依赖性也将减小。
在上述带隙参考电压发生电路实施例中，提供电阻R1和R2是为了分别限制第二和第三单元电路2和3中所流过电流的大小。因此，视电源电压Vdd及每个FET的特性的情况可以省略掉电阻R1和R2。
在上述带隙参考电压发生电路实施例中，电源电压对当中的一个是地电位。然而，接地端可以被替换为用于加载负电压Vss的电源接线端。
上述带隙参考电压发生电路的实施例均由FET构成，然而，对于本领域的技术人员来说根据本发明的带隙参考电压发生电路也可以由双极晶体管构成。此时，可以由PNP晶体管来对应p沟道FET，而用NPN晶体管来对应n沟道FET，双极晶体管的集电极，基极和发射极则分别对应于FET的漏，栅和源。
如上所述，根据本发明的带隙参考电压发生电路特征在于，在具有并联在电源电压和地之间的第一，第二和第三单元电路1,2和3的带隙参考电压发生电路上，增加了一个其中包括响应偏置电压而导通的n沟道FET(N40)的第四单元电路4，并且第二单元电路通过电容与第四单元电路连在一起。因此，由于第四单元电路将使第二单元电路能够快速的开始工作，因而其可以快速地产生参考电压。
在某些实施例中，由于多个工作在弱反相状态下的n沟道FET被连成栅-阴放大器形式，以及/或多个开关p沟道FET被连成栅-阴放大器形式，所以饱和特性得到了改善，从而使得电路操作对电路中的多个节点上的电压的依赖性减小了。从而能够更快地产生参考电压。
上文中已参照具体的实施例对本发明进行了说明。然而，其应注意的是本发明并仅不局限于所例示的具体细节，在附加的权利要求的范围内可以对本发明进行多种变型及修正。

Claims (17)

1．带隙参考电压发生电路，包括第一单元电路，其具有第一导电类型的第一晶体管和与第一导电类型相反的第二导电类型的第二晶体管，按照命名编号的顺序串接在第一电源电压和第二电源电压之间；一第二单元电路，其具有第一电阻，一具有所述第一导电类型的第三晶体管和所述第二导电类型的开关第四晶体管，它们按命名编号的顺序串接在所述第一电源电压和第二电源电压之间；第三单元电路，其具有第二电阻，和所述第二导电类型的开关第五晶体管，它们按命名编号的顺序串接在所述第一电源电压和第二电源电压之间；第四单元电路，其具有所述第一导电类型的开关第六晶体管和所述第二导电类型的负载第七晶体管，它们按命名编号的顺序串接在所述第一电源电压和第二电源电压之间；所述第六晶体管响应加在所述第六晶体管控制电极的偏置电压而导通，所述第二晶体管控制电极、所述第四晶体管控制电极、所述第五晶体管控制电极、以及所述第四晶体管的主电流通路的输出端彼此连接，所述第一晶体管的控制电极、所述第三晶体管的控制电极、以及所述第一晶体管的主电流通路的输入端彼此连接，从而形成电流反射镜电路，所述第三晶体管的主电流通路的输入端与所述第六晶体管的主电流通路的输入端通过一个电容器连接，从而当所述第六晶体管响应加到所述第六晶体管控制电极上的所述偏置电压而导通时，与所述第六晶体管的主电流通路的输入端连接的所述电容器的一端电位下降，结果使所述第二晶体管和所述第四晶体管导通，从而在所述第一和第三晶体管控制电极上的电位迅速固定，在所述第二电阻和所述第五晶体管之间产生稳定的参考电压。
2．根据权利要求1的带隙参考电压发生电路，其特征在于，所述第一、第三和第六晶体管是n沟道场效应晶体管，所述第二、第四和第五和第七晶体管是p沟道场效应晶体管，连接所述第六晶体管的n沟道场效应晶体管栅极以接收所述偏置电压，所述第一晶体管的n沟道场效应晶体管的漏与所述第二晶体管的p沟道场效应晶体管的漏相连，所述第三晶体管的n沟道场效应晶体管的漏与所述第四晶体管的p沟道场效应晶体管的漏相连，所述第五晶体管的p沟道场效应晶体管的漏与所述第二电阻相连，所述第六晶体管的n沟道场效应晶体管的漏与所述第七晶体管的p沟道场效应晶体管的栅和漏相连，所述第二晶体管的p沟道场效应晶体管的栅、所述第四晶体管的p沟道场效应晶体管的栅和所述漏、所述第五晶体管的p沟道场效应晶体管的栅彼此相连，所述第一晶体管的n沟道场效应晶体管的栅和所述漏与所述第三晶体管的n沟道场效应晶体管的栅彼此连接，以形成电流反射镜电路，所述第三晶体管的n沟道场效应晶体管的漏与所述第六晶体管的n沟道场效应晶体管的所述漏通过所述电容器相连，从而当所述第六晶体管的n沟道场效应晶体管响应于所述偏置电压而导通时，与所述第六晶体管的n沟道场效应晶体管的漏相连的所述电容器的端上电位下降，结果使所述第二晶体管的p沟道场效应晶体管和所述第四晶体管的p沟道场效应晶体管导通，从而使所述第一和第三晶体管的n沟道场效应晶体管的栅电位迅速固定，所述第一和第三晶体管的n沟道场效应晶体管迅速工作于弱反相状态。
3．根据权利要求2的带隙参考电压发生电路，其特征在于，所述偏置电压是所述第二电源电压。
4．根据权利要求2的带隙参考电压发生电路，其特征在于，所述偏置电压是由偏置电压发生电路提供的，所述偏置电压发生电路包括多个连成栅-阴放大器形式的p沟道场效应晶体管和多个连成栅-阴放大器形式的n沟道场效应晶体管，这些晶体管串接在所述第二电源电压和所述第一电源电压之间，以便所述偏置电压Vb从p沟道场效应晶体管的漏和n沟道场效应晶体管的漏之间的连接节点输出。
5．根据权利要求2的带隙参考电压发生电路，其特征在于，所述第三单元电路包括至少一个正向二极管，插在所述第二电阻和所述电源电压之间。
6．根据权利要求2的带隙参考电压发生电路，其特征在于，所述第五晶体管由多个连成栅-阴放大器形式的p沟道场效应晶体管构成，每个晶体管的栅与漏彼此相连。
7．根据权利要求6的带隙参考电压发生电路，其特征在于，所述偏置电压是所述第二电源电压。
8．根据权利要求6的带隙参考电压发生电路，其特征在于，所述偏置电压是由偏置电压发生电路提供的，所述偏置电压发生电路包括多个连成栅-阴放大器形式的p沟道场效应晶体管和多个连成栅-阴放大器形式的n沟道场效应晶体管，这些晶体管串接在所述第二电源电压和所述第一电源电压之间，以便所述偏置电压Vb从p沟道场效应晶体管的漏和n沟道场效应晶体管的漏之间的连接节点输出。
9．根据权利要求6的带隙参考电压发生电路，其特征在于，所述第三单元电路包括至少一个正向二极管，插在所述第二电阻和所述电源电压之间。
10．根据权利要求2的带隙参考电压发生电路，其特征在于，所述第一晶体管由多个连成栅-阴放大器形式的n沟道场效应晶体管构成，每个晶体管的栅与漏彼此相连，并且所述第三晶体管由多个连成栅-阴放大器形式的n沟道场效应晶体管构成，构成所述第一晶体管的每个所述n沟道场效应晶体管与构成所述第三晶体管的所述n沟道场效应晶体管中相应一个n沟道场效应晶体管的栅连接。
11．根据权利要求10的带隙参考电压发生电路，其特征在于，所述偏置电压是所述第二电源电压。
12．根据权利要求10的带隙参考电压发生电路，其特征在于，所述偏置电压是由偏置电压发生电路提供的，所述偏置电压发生电路包括多个连成栅-阴放大器形式的p沟道场效应晶体管和多个连成栅-阴放大器形式的n沟道场效应晶体管，这些晶体管串接在所述第二电源电压和所述第一电源电压之间，以便所述偏置电压Vb从p沟道场效应晶体管的漏和n沟道场效应晶体管的漏之间的连接节点输出。
13．根据权利要求10的带隙参考电压发生电路，其特征在于，所述第三单元电路包括至少一个正向二极管，插在所述第二电阻和所述电源电压之间。
14．根据权利要求2的带隙参考电压发生电路，其特征在于，所述第一单元电路包括至少一个附加的p沟道场效应晶体管，该p沟道场效应晶体管插在所述第二晶体管的p沟道场效应晶体管的漏和所述第一晶体管的n沟道场效应晶体管的漏之间，所述第三单元电路包括至少一个附加的p沟道场效应晶体管，该p沟道场效应晶体管插在所述第一晶体管的n沟道场效应晶体管的漏和所述第二电阻之间，所述第一单元电路的所述至少一个附加的p沟道场效应晶体管的栅与所述第三单元电路的至少一个附加的p沟道场效应晶体管的栅与所述第六晶体管的n沟道场效应晶体管的漏连接。
15．根据权利要求14的带隙参考电压发生电路，其特征在于，所述偏置电压是所述第二电源电压。
16．根据权利要求14的带隙参考电压发生电路，其特征在于，所述偏置电压是由偏置电压发生电路提供的，所述偏置电压发生电路包括多个连成栅-阴放大器形式的p沟道场效应晶体管和多个连成栅-阴放大器形式的n沟道场效应晶体管，这些晶体管串接在所述第二电源电压和所述第一电源电压之间，以便所述偏置电压Vb从p沟道场效应晶体管的漏和n沟道场效应晶体管的漏之间的连接节点输出。
17．根据权利要求14的带隙参考电压发生电路，其特征在于，所述第三单元电路包括至少一个正向二极管，插在所述第二电阻和所述电源电压之间。
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