CN100438330C - 带隙参考电路 - Google Patents
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Abstract
一种带隙参考电路,其中:一减法器连接到一P沟道带隙参考单元以及一N沟道带隙参考单元之间,该减法器包含两个NPN型晶体管,其二者连接到该P沟道带隙参考单元,以及两个PNP型晶体管,其二者连接到该N沟道带隙参考单元。该减法器将该P沟道带隙参考单元以及该N沟道带隙参考单元所产生的电流作相减,并在一输出电阻上产生一小于1伏特的曲率补偿电压,其电压对于温度敏感度极低。
Description
技术领域
本发明提供一种带隙参考电路(bandgap reference circuit),特别指一种低电压带隙参考电路。
背景技术
参考电压产生器广泛地应用于模拟与数字电路中,如动态随机存取存储器以及速闪存储器,而带隙参考电路用来提供一稳定的输出电压,其对温度以及供电电压的敏感度极低。
传统带隙参考输出电压大约为1.25伏特,其几乎等于以电子伏特测量出的硅带隙,然而,现代的次微米技术中大约以1伏特为主,因此传统带隙参考电路便无法符合现阶段的需求。
1伏特的最小供电电压受限于两个因素,一为1.25伏特的参考电压超过1伏特,另一为比例于绝对温度(proportional-to-absolute-temperature)(PTAT)电流产生回路的低电压设计受限于放大器的输入共模电压,公知利用电阻来作分压,或利用低定限电压装置或BiCMOS制造工艺来降低这些限制因素所造成的影响,但这些解决方案道需要成本较高的制造工艺技术来完成。
带隙参考电路可分为两种类型,一种为将两个温度依存相反的元件的电压加总起来(称为A型),另一种为将两个元件的电流加总起来(称为B型),此两种类型皆可设计出可工作于供电电压为大于1伏特以及小于1伏特的状态下。
图1为传统A型带隙参考电路10的示意图,带隙参考电路10包含一运算放大器12,两个晶体管M1、M2,两个电阻R1、R2,以及两个二极管Q1、Q2。晶体管M1、M2的源极连接到供电电压VDD,晶体管M1的漏极经由电阻R1连接到二极管Q1的射极,以及连接到运算放大器12的正输入端。同样地,晶体管M2的漏极经由电阻R2连接到二极管Q2的射极,以及连接到运算放大器12的负输入端。晶体管M1、M2的栅极连接到运算放大器12的输出端。在CMOS的应用中,每一个二极管Q1、Q2对称形成于如图1的结构中,二者的集电极与基极连接到接地端,如图1所示。
忽略基极的电流,在正向工作状态下的二极管的射极-基极电压为下列运算式:
其中
k为波兹曼常数(1.38×10-23J/K),
q为1电子库伦(1.6×10-19C),
T为温度,
IC为集电极的电流,以及
IS为饱和电流。
当运算放大器12的输入端电压皆相同,以及二极管Q1的大小为二极管Q2大小的N倍时,二极管Q1与Q2之间射极-基极电压差异ΔVEB为以下的运算式:
其中
VEB1为二极管Q1的射极-基极电压,以及
VEB2为二极管Q2的射极-基极电压。
当流经电阻R1的电流等同于流经电阻R2的电流,以及流经电阻R1的电流设为PTAT时,可得输出参考电压VREF如下:
其中
R1为电阻R1的电阻值,
R2为电阻R2的电阻值,以及
VREF-CONV为传统参考电压。
射极-基极电压VEB的负温度系数为-2mV/℃,而射极-基极电压差异ΔVEB的正温度系数为0.085mV/℃,假如慎选电阻R1、R2的电阻值比例,输出参考电压VREF对于温度的敏感度会较低。一般来说,供电电压VDD大约为3至5伏特,而输出参考电压VREF大约为1.25伏特,因此传统带隙电路10无法工作于供电电压小于1伏特的状态下。
图2为传统B型带隙参考电路20的示意图,图2中代号与图1中代号相同者,其元件亦相同,带隙参考电路20包含一运算放大器22,三个晶体管M1、M2、M3,四个电阻R1、R2、R3、R4,以及两个二极管Q1,Q2,其各元件连接方式如图2所示。
与带隙参考电路10相比较,带隙参考电路20更适合工作于低的供电电压,其不需叠加成两个互补的电压,B型带隙参考电路20将两个温度依存相反的电流作相加,在图2的带隙参考电路20中,流经电阻R3的电流为PTAT,假如电阻R1与R2的电阻值相同,流经与晶体管M1、M2相同的MOS晶体管M3的电流为以下运算式:
而参考电压如下:
因此,图2的带隙参考电路20中,以电阻的比例为主要关键,各电阻因制造工艺时的差异将不会对参考电压有很大的影响,一般来说,供电电压VDD大约为1.5伏特,而输出参考电压VREF大约为1.2伏特。
图3为可工作于供电电压小于1伏特的传统B型带隙参考电路30,图3中代号与图2中代号相同者,其元件亦相同,带隙参考电路30包含一运算放大器32,三个晶体管M1、M2、M3,六个电阻R1a、R1b、R2a、R2b、R3、R4,以及两个二极管Q1,Q2,其各元件连接方式如图3所示,供电电压受限于运算放大器32的输入共模电压,其电压必须相当小以确保两个输入端可工作于饱和区域。
低供电电压的改进,如带隙参考电路30,其关系于运算放大器32的两输入端,反馈回路在电阻R3产生PTAT电压,而电阻R1a与R2a的比例可使供电电压与运算放大器32的输入共模电压之间的电压增大,以使得P沟道的两输入端即使在供电电压小于1伏特时仍可工作于饱和区域,带隙参考电路30所提供小于1伏特的电压如下:
其电压与图2中的带隙参考电路20所提供的电压的运算式相似,在带隙参考电路30的工作中,供电电压VDD大约为1.0至1.9伏特,而输出参考电压VREF大约为0.6伏特。
由上述的公知带隙参考电路10、20以及30的详述可知,急需一种改良且成本低廉的低电压参考电路来改进公知的问题。
发明内容
本发明提供一种带隙参考电路,以解决上述的问题。
本发明公开一种带隙参考电路,其包含一P沟道带隙参考单元,其包含一输出端连接到一第一节点(n1),一N沟道带隙参考单元,其包含一输出端连接到一第二节点(n2),以及一减法器。该减法器包含一第一晶体管(M4),其包含一源极连接到一第一电压,一漏极以及一栅极,其二者连接到该第二节点(n2),一第二晶体管(M5),其包含一源极连接到该第一电压,一漏极连接到一第三节点(n3),以及一栅极连接到该第一晶体管(M4)的栅极,一第三晶体管(M6),其包含一源极连接到一第二电压,一漏极以及一栅极,其二者连接到该第一节点(n1),一第四晶体管(M7),其包含一源极连接到该第二电压,一漏极连接到该第三节点(n3),以及一栅极连接到该第三晶体管(M6)的栅极,以及一输出电阻(RREF)连接到该第三节点(n3)以及该第二电压之间。
本发明的优点在于当适当地提供该第一与第二电压时,即可在该第三节点得到一小于1伏特的参考电压,其电压对于温度的敏感度极低。
本发明的另一优点在于该带隙参考电路适合CMOS制造工艺。
本发明的另一优点在于无须低低限电压装置或BiCMOS制造工艺即可实现本发明。
附图说明
图1为传统带隙参考电路的示意图。
图2为传统低电压带隙参考电路的示意图。
图3为传统低电压带隙参考电路的示意图。
图4为两个二极管的基极-射极电压相对于温度的示意图。
图5为图4中两个二极管的基极-射极电压差异相对于温度的示意图。
图6为输出参考电压曲线图。
图7为第一实施例的低电压曲率补偿参考电路的示意图。
图8为图7电路的电流与参考电压的示意图。
图9为NPN型CMOS BJT的示意图。
图10为为第二实施例的低电压曲率补偿参考电路的示意图。
图11为第三实施例的低电压曲率补偿参考电路的示意图。
图12为图11电路的参考电压相对于温度的示意图。
图13为图11电路的最小供电电压的示意图。
图符号说明
76减法器
10、20、30、70、100、200带隙参考电路
12、22、32、112、114运算放大器
72、74、102、104、202、204带隙参考单元
n1、n2、n3节点
Q1、Q2、Q1’、Q2’二极管
M1、M2、M3、M4、M5、M6、M7、M1’、M2’、M3’晶体管
R1、R2、R3、R4、R1a、R1b、R2a、R2b电阻
R1a’、R1b’、R2a’、R2b’电阻
具体实施方式
为阐明本发明,请参考图4与图5,图4为二极管Q1、Q2的基极-射极电压相对于温度的关系图,图5为两个二极管基极-射极电压差异相对于温度的关系图。当基极-射极电压VEB=0.55V且温度T=300K时,基极-射极电压VEB的负温度系数大约为-2mV/℃,而两个二极管的基极-射极电压差异ΔVEB相对于温度,如图5所示,在本发明中用来产生PTAT以减少负温度系数的影响。
假设传统带隙电路的输出参考电压VREF如下:
其中
γ为基极的平均电洞迁移律μ=CTγ-4中的γ,
α为IC=GTα中的α,
EG为硅的带隙电压,
T0为VREF的温度系数为零时的开式温度,以及
T为开式温度。
忽略硅的带隙电压EG的温度依存,将运算式(7)以温度微分一次以及微分两次如下:
以及
注意的是,运算式(9)中的(γ-α)控制运算式(7)中VREF的曲率,换句话说,若(γ-α)为正数,VREF的凹口向下;而若(γ-α)为负数,VREF的凹口向上。
请参考图6,图6为根据运算式(7)的凹口向下的输出参考电压的示意图,图6显示数个不同参考温度T0的模拟曲线,其根据TSMC 0.25μm 1P5M制造工艺的PNP两极晶体管的带隙电路的模拟,该制造工艺为接近室温的纯P型硅,其γ=1.8以及α=0。
请参考图7,图7为本发明第一实施例的低电压曲率补偿带隙参考电路70,带隙参考电路70为一CMOS电路,其亦可利用其他方式来实现。带隙参考电路70包含一第一带隙参考单元72,其输出端连接到一第一节点n1,一第二带隙参考单元74,其输出端连接到一第二节点n2,以及一减法器76,连接到第一带隙参考单元72与第二带隙参考单元74之间。第一带隙参考单元72为一P沟道材料(device),其输出一电流I1,而第二带隙参考单元74为一N沟道材料,其输出一电流I2。
减法器76包含一第一晶体管M4,其源极连接到一第一电压VDD,其漏极与栅极皆连接到第二节点n2,以及一第二晶体管M5,其源极亦连接到第一电压VDD,其漏极连接到一第三节点n3,其栅极连接到第一晶体管M4的栅极,晶体管M4以及M5皆为PNP型材料。减法器76另包含一第三晶体管M6,其源极连接到接地端,其漏极连接到第三节点n3,其栅极连接到第一节点n1,以及一第四晶体管M7,其源极连接到接地端,其漏极连接到第一节点n1,其栅极连接到第三晶体管M6的栅极,晶体管M4以及M5皆为NPN型材料。一输出电阻RREF连接到第三节点与接地端之间。
请参考图8,图8为图7中带隙参考电路70的电流与参考电压的曲线图,电流I1以及I2皆为向上凹的曲线,当第一带隙参考单元72与第二带隙参考单元74的参考温度T0相近,电流I1以及I2的曲线相似。如图8所示,减法器76的基本操作为自第二带隙参考单元74所产生的大电流I2中减去第一带隙参考单元72所产生的小电流I1,其操作可使温度的灵敏度降低以及在电阻RREF上产生曲率补偿电压VREF。另参考图9,图9为NPN型BJT的示意图,其为深N型井的标准CMOS制造工艺,其可为实施本发明的一种材料。
请参考图10,图10为本发明第二实施例的低电压曲率补偿带隙参考电路100,带隙参考电路100包含一P沟道带隙参考单元102(与参考单元72相似)以及一N沟道带隙参考单元104(与参考单元74相似),其二者经由减法器76相连接。带隙参考电路100可视为带隙参考电路70的最佳实施例,带隙参考电路70亦可应用于带隙参考电路100中。
P沟道带隙参考单元102与图2的带隙参考电路20相似,因此,具有相同代号者,其元件亦相同,P沟道带隙参考单元102包含一第一运算放大器112,一第五晶体管M1,其源极连接到第一电压VDD,其漏极连接到第一运算放大器112的正输入端,其栅极连接到第一运算放大器112的输出端,以及一第六晶体管M2,其源极连接到第一电压VDD,其漏极连接到第一运算放大器112的负输入端,其栅极连接到第一运算放大器112的输出端。N沟道带隙参考单元104另包含一第一电阻R1,连接到接地端与第一运算放大器112的正输入端之间,一第二电阻R2,连接到接地端与第一运算放大器112的负输入端之间,一第一二极管Q1,其集电极与基极皆连接到接地端,其射极经由一第三电阻R3连接到第一运算放大器112的正输入端,以及一第二二极管Q2,其集电极与基极皆连接到接地端,其射极连接到第一运算放大器112的负输入端。P沟道带隙参考单元102另包含一第七晶体管M3,其源极连接到第一电压VDD,其栅极连接到第一运算放大器112的输出端,其漏极连接到第一节点n1,其中晶体管M1、M2以及M3与二极管Q1以及Q2皆为PNP型材料。
N沟道带隙参考单元104与N沟道材料的图2的带隙参考电路20相似,N沟道带隙参考单元104包含一第二运算放大器114,一第八晶体管M1’,其源极连接到接地端,其漏极连接到第二运算放大器114的正输入端,其栅极连接到第二运算放大器114的输出端,以及一第九晶体管M2’,其源极连接到接地端,其漏极连接到第二运算放大器114的负输入端,其栅极连接到第二运算放大器114的输出端。带隙参考电路104另包含一第四电阻R1’,连接到第一电压VDD与第二运算放大器114的正输入端之间,一第五电阻R2’,连接到第一电压VDD与第二运算放大器114的负输入端之间,一第三二极管Q1’,其集电极与基极皆连接到第一电压VDD,其射极经由一第六电阻R3’连接到第二运算放大器114的正输入端,以及一第四二极管Q2’,其集电极与基极皆连接到第一电压VDD,其射极连接到第二运算放大器114的负输入端。N沟道带隙参考单元104另包含一第十晶体管M3’,其源极连接到接地端,其栅极连接到第二运算放大器114的输出端,其漏极连接到第二节点n2,其中晶体管M1’、M2’以及M3’与二极管Q1’以及Q2’皆为NPN型材料。
由运算式(4)可得P沟道带隙参考单元102在第一节点n1所产生的电流如下:
其中
R1为电阻R1的电阻值,
R3为电阻R3的电阻值,
VEB2为二极管Q2的射极-基极电压,
NPNP为二极管Q1与Q2的大小比例值,以及
VREF-PNP为在第一节点n1的电压值。
相同地,N沟道带隙参考单元104在第二节点n2所产生的电流如下:
其中
R1’为电阻R1’的电阻值,
R3’为电阻R3’的电阻值,
VBE2为二极管Q2’的基极-射极电压,
NNPN为二极管Q1’与Q2’的大小比例值,以及
VREF_NPN为在第二节点n2的电压值。
然后应用运算式(7)以算出电流差异ΔI=I2-I1如下:
其中
NPN单元104中的γ等于1.58,其为硅在室温下的状态,以及
PNP单元102中的γ等于1.8,其为硅在室温下的状态。
当选择适当的电阻R1与R1’时,运算式(12)的最后一可被省略,忽略EG的温度依存,ΔI便为与温度无关的电流,因此,在电阻RREF产生一与温度无关的电流,其相对应所产生的输出参考电压如下:
其中
RREF为电阻RREF的电阻值,
R1’等于R1,以及
NNPN等于NPMP。
经由调整电阻以使P沟道带隙参考单元102以及N沟道带隙参考单元104的参考温度T0相近,因此参考单元102以及104分别产生不同大小的电流I1以及I2,但其参考温度T0相近,以使减法器76得以在第三节点n3产生一对于温度敏感度极低的电压VREF。
在第二实施例的带隙参考电路100,最小的供电电压VDD(min)如下:
VDD(min)=Max[(VEB2_PNP+|VTP|+2·|VDSsat|),(VBE2_NPN+VTN+2VDSsat)] (14)
其中
VEB2_PNP为二极管Q2的射极-基极电压,
VBE2_NPN为二极管Q2’的基极-射极电压,
VTP为PNP型的定限电压,is the PNP threshold voltage,
VTN为NPN型的定限电压,以及
VDSsat为漏极-源极饱和电压。
请参考图11,图11为为本发明第三实施例的低电压曲率补偿带隙参考电路200,带隙参考电路200包含一P沟道带隙参考单元202(与参考单元72、102相似)以及一N沟道带隙参考单元204(与参考单元74、104相似),其二者经由减法器76相连接。带隙参考电路200可视为带隙参考电路70的最佳实施例,带隙参考电路70亦可应用于带隙参考电路200中。
P沟道带隙参考单元202与图3的带隙参考电路30相似,因此,具有相同代号者,其元件亦相同,P沟道带隙参考单元202包含一第一运算放大器112,一第五晶体管M1,其源极连接到第一电压VDD,其漏极经由一第七电阻R1a连接到第一运算放大器112的正输入端,其栅极连接到第一运算放大器112的输出端,以及一第六晶体管M2,其源极连接到第一电压VDD,其漏极经由一第八电阻R2a连接到第一运算放大器112的负输入端,其栅极连接到第一运算放大器112的输出端。P沟道带隙参考单元202另包含一第九电阻R1b,连接到接地端与第一运算放大器112的正输入端之间,一第十电阻R2b连接到接地端与第一运算放大器112的负输入端之间,一第一二极管Q1,其集电极与基极皆连接到接地端,其射极经由一第三电阻R3连接到晶体管M1的漏极,以及一第二二极管Q2,其集电极与基极皆连接到接地端,其射极连接到晶体管M2的漏极。P沟道带隙参考单元202另包含一第七晶体管M3,其源极连接到第一电压VDD,其栅极连接到第一运算放大器112的输出端,其漏极连接到第一节点n1,P沟道带隙参考单元202中,如带隙参考单元102,晶体管M1、M2以及M3与二极管Q1以及Q2皆为PNP型材料。
N沟道带隙参考单元204与N沟道材料的图3的带隙参考电路30相似,N沟道带隙参考单元204包含一第二运算放大器114,一第八晶体管M1’,其源极连接到接地端,其漏极经由一第十一电阻R1a’连接到第二运算放大器114的正输入端,其栅极连接到第二运算放大器114的输出端,以及一第九晶体管M2’,其源极连接到接地端,其漏极经由一第十二电阻R2a’连接到第二运算放大器114的负输入端,其栅极连接到第二运算放大器114的输出端,一第十三电阻R1b’,连接到第一电压VDD与第二运算放大器114的正输入端之间,以及一第十四电阻R2b’,连接到第一电压VDD与第二运算放大器114的负输入端之间。N沟道带隙参考单元204另包含一第三二极管Q1’,其集电极与基极皆连接到第一电压VDD,其射极经由一第六电阻R3’连接到晶体管M1’的漏极,以及一第四二极管Q2’,其集电极与基极皆连接到第一电压VDD,其射极连接到晶体管M2’的漏极。N沟道带隙参考单元204另包含一第十晶体管M3’,其源极连接到接地端,其栅极连接到第二运算放大器114的输出端,其漏极连接到第二节点n2,N沟道带隙参考单元204中,如带隙参考单元104,其中晶体管M1’、M2’以及M3’与二极管Q1’以及Q2’皆为NPN型材料。
在第三实施例的带隙参考电路200,最小的供电电压VDD(min)如下:
其中
R1a、R1b、R1a’以及R1b’分别为电阻R1a、R1b、R1a’以及R1b’的电阻值。
第一、第二以及第三实施例中的电路70、100以及200的工作与结果是相似的,在第三实施例中,仍需应用运算式(13),而电阻值R1等于R1a’+R1b’=R1a+R1b,一般来说,第二实施例的电路100需要较精确的供电电压VDD=1.5V,而第三实施例的电路200的供电电压仅需VDD=0.9V。
图12为参考电压相对于温度的示意图,而图13为图11的电路200的最小供电电压的示意图,图12与十三皆为模拟电路200的结果,其为TSMC 0.25μm的制造工艺,图12显示10.7ppm/℃的带隙参考电压,其温度介于-10度至120度之间,而图13的最小供电电压为0.9V。
此前已描述带隙参考电路70、100以及200为CMOS电路,其亦可利用其他制造工艺技术来实现,如离散组件、BiCMOS,或半导体制造工艺。此外,适当地组合电流或新技术亦可用于实现本发明。
与公知技术相比较,本发明提供一曲率补偿低电压带隙参考电路,其在第三节点n3产生一小于1伏特的参考电压,其电压对于温度的敏感度极低,本发明的电路已可利用CMOS制造工艺所制造,而无须利用低定限电压装置或BiCMOS制造工艺。
以上所述仅为本发明的较佳实施例,凡依本发明权利要求所进行的等效变化与修改,皆应属本发明的涵盖范围。
Claims (13)
1.一种带隙参考电路,其包含:
一P沟道带隙参考单元,其包含一输出端连接到一第一节点(n1);
一N沟道带隙参考单元,其包含一输出端连接到一第二节点(n2);以及
一减法器,其包含:
一第一晶体管(M4),其包含一源极连接到一第一电压,一漏极以及一栅极,其二者连接到该第二节点(n2);
一第二晶体管(M5),其包含一源极连接到该第一电压,一漏极连接到一第三节点(n3),以及一栅极连接到该第一晶体管(M4)的栅极;
一第三晶体管(M6),其包含一源极连接到一第二电压,一漏极以及一栅极,其二者连接到该第一节点(n1);
一第四晶体管(M7),其包含一源极连接到该第二电压,一漏极连接到该第三节点(n3),以及一栅极连接到该第三晶体管(M6)的栅极;以及
一输出电阻(RREF)连接到该第三节点(n3)以及该第二电压之间。
2.如权利要求1所述的带隙参考电路,其中该第一晶体管(M4)以及该第二晶体管(M5)为PNP型晶体管,该第三晶体管(M6)以及该第四晶体管(M7)为NPN型晶体管,该第二电压为接地端,以及该第一电压高于接地端。
3.如权利要求2所述的带隙参考电路,其中该P沟道带隙参考单元为一CMOS P沟道带隙参考,以及该N沟道带隙参考单元为一CMOS N沟道带隙参考。
4.如权利要求3所述的带隙参考电路,其中该P沟道带隙参考单元以及该N沟道带隙参考单元分别产生一低于1伏特的输出参考电压并分别输入于该第一节点(n1)以及该第二节点(n2)。
5.如权利要求1所述的带隙参考电路,其中当第二电压为接地端时,该第一电压近似为0.9伏特,以使一第三节点的输出参考电压介于550至570毫伏特之间。
6.如权利要求1所述的带隙参考电路,其中该P沟道带隙参考单元包含:
一第一运算放大器(112),其包含一正输入端、一负输入端以及一输出端;
一第五晶体管(M1),其包含一源极连接到该第一电压,一漏极连接到该正输入端,以及一栅极连接到该输出端;
一第六晶体管(M2),其包含一源极连接到该第一电压,一漏极连接到该负输入端,以及一栅极连接到该输出端;
一第一电阻(R1)连接到该第二电压以及该正输入端之间;
一第二电阻(R2)连接到该第二电压以及该负输入端之间;
一第一二极管(Q1),其包含一集电极、一基极,其二者连接到该第二电压,以及一射极经由一第三电阻(R3)连接到该正输入端;
一第二二极管(Q2),其包含一集电极、一基极,其二者连接到该第二电压,以及一射极连接到该正输入端;以及
一第七晶体管(M3),其包含一其包含一源极连接到该第一电压,一栅极连接到该输出端,以及一漏极连接到该第一节点(n1)。
7.如权利要求6所述的带隙参考电路,其中该第二电压为接地端,该第一电压高于接地端,该第三晶体管(M6)以及该第四晶体管(M7)为NPN型晶体管,该第五晶体管(M1)、该第六晶体管(M2)以及该第七晶体管(M3)为PNP型晶体管,以及该第一二极管(Q1)以及该第二二极管(Q2)为PNP型二极管。
8.如权利要求1所述的带隙参考电路,其中该N沟道带隙参考单元包含:
一第二运算放大器(114),其包含一正输入端、一负输入端以及一输出端;
一第八晶体管(M1’),其包含一源极连接到该第二电压,一漏极连接到该正输入端,以及一栅极连接到该输出端;
一第九晶体管(M2’),其包含一源极连接到该第二电压,一漏极连接到该负输入端,以及一栅极连接到该输出端;
一第四电阻(R1’)连接到该第一电压以及该正输入端之间;
一第五电阻(R2’)连接到该第一电压以及该负输入端之间;
一第三二极管(Q1’),其包含一集电极、一基极,其二者连接到该第一电压,以及一射极经由一第六电阻(R3’)连接到该正输入端;
一第四二极管(Q2’),其包含一集电极、一基极,其二者连接到该第一电压,以及一射极连接到该正输入端;以及
一第十晶体管(M3’),其包含一其包含一源极连接到该第二电压,一栅极连接到该输出端,以及一漏极连接到该第二节点(n2)。
9.如权利要求8所述的带隙参考电路,其中该第二电压为接地端,该第一电压高于接地端,该第一晶体管(M4)以及该第二晶体管(M5)为PNP型晶体管,该第八晶体管(M1’)、该第九晶体管(M2’)以及该第十晶体管(M3’)为NPN型晶体管,以及该第三二极管(Q1’)以及该第四二极管(Q2’)为NPN型二极管。
10.如权利要求1所述的带隙参考电路,其中该P沟道带隙参考单元包含:
一第一运算放大器(112),其包含一正输入端、一负输入端以及一输出端;
一第五晶体管(M1),其包含一源极连接到该第一电压,一漏极经由一第七电阻(R1a)连接到该正输入端,以及一栅极连接到该输出端;
一第六晶体管(M2),其包含一源极连接到该第一电压,一漏极经由一第八电阻(R2a)连接到该负输入端,以及一栅极连接到该输出端;
一第九电阻(R1b)连接到该第二电压以及该正输入端之间;
一第十电阻(R2b)连接到该第二电压以及该负输入端之间;
一第一二极管(Q1),其包含一集电极、一基极,其二者连接到该第二电压,以及一射极经由一第三电阻(R3)连接到该第五晶体管(M1)的漏极;
一第二二极管(Q2),其包含一集电极、一基极,其二者连接到该第二电压,以及一射极连接到该第六晶体管(M2)的漏极;以及
一第七晶体管(M3),其包含一其包含一源极连接到该第一电压,一栅极连接到该输出端,以及一漏极连接到该第一节点(n1)。
11.如权利要求10所述的带隙参考电路,其中该第二电压为接地端,该第一电压高于接地端,该第三晶体管(M6)以及该第四晶体管(M7)为NPN型晶体管,该第五晶体管(M1)、该第六晶体管(M2)以及该第七晶体管(M3)为PNP型晶体管,以及该第一二极管(Q1)以及该第二二极管(Q2)为PNP型二极管。
12.如权利要求1所述的带隙参考电路,该N沟道带隙参考单元包含:
一第二运算放大器(114),其包含一正输入端、一负输入端以及一输出端;
一第八晶体管(M1’),其包含一源极连接到该第二电压,一漏极经由一第十一电阻(R1a’)连接到该正输入端,以及一栅极连接到该输出端;
一第九晶体管(M2’),其包含一源极连接到该第二电压,一漏极经由一第十二电阻(R2a’)连接到该负输入端,以及一栅极连接到该输出端;
一第十三电阻(R1’b)连接到该第一电压以及该正输入端之间;
一第十四电阻(R2’b)连接到该第一电压以及该负输入端之间;
一第三二极管(Q1’),其包含一集电极、一基极,其二者连接到该第一电压,以及一射极经由一第六电阻(R3’)连接到该第八晶体管(M1’)的漏极;
一第四二极管(Q2’),其包含一集电极、一基极,其二者连接到该第一电压,以及一射极连接到该该第九晶体管(M2’)的漏极;以及
一第十晶体管(M3’),其包含一其包含一源极连接到该第二电压,一栅极连接到该输出端,以及一漏极连接到该第二节点(n2)。
13.如权利要求12所述的带隙参考电路,该第二电压为接地端,该第一电压高于接地端,该第一晶体管(M4)以及该第二晶体管(M5)为PNP型晶体管,该第八晶体管(M1’)、该第九晶体管(M2’)以及该第十晶体管(M3’)为NPN型晶体管,以及该第三二极管(Q1’)以及该第四二极管(Q2’)为NPN型二极管。
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