KR20030057462A - 부분 ｓｏｉ 웨이퍼의 제조 방법, 이 부분 ｓｏｉ웨이퍼를 이용한 반도체 장치 및 그 제조 방법 - Google Patents

부분 ｓｏｉ 웨이퍼의 제조 방법, 이 부분 ｓｏｉ웨이퍼를 이용한 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는, 매립 산화물층이 형성된 제1 반도체 영역, 상기 매립 산화물층이 존재하지 않는 제2 반도체 영역, 상기 제1 반도체 영역과 상기 제2 반도체 영역과의 경계에, 적어도 상기 매립 산화물층에 도달하는 깊이까지 형성된 트렌치, 및 상기 트렌치에 매립된 분리용 절연물층을 포함하고 있다.

Description

부분 ＳＯＩ 웨이퍼의 제조 방법, 이 부분 ＳＯＩ 웨이퍼를 이용한 반도체 장치 및 그 제조 방법{METHOD OF MANUFACTURING SOI WAFER HAVING NON-SOI REGION, SEMICONDUCTOR DEVICE USING THE SOI WAFER HAVING NON-SOI REGION AND MANUFACTURING METHOD THEREOF}
본 발명은 부분 SOI 웨이퍼의 제조 방법, 이 부분 SOI 웨이퍼를 이용한 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 SOI(Silicon On Insulator) 기판에 있어서의 일부 영역의 실리콘층과 BOX(Buried OXide)층을 제거함으로써, 비 SOI 영역을 형성한 부분 SOI 웨이퍼의 제조 방법, 상기 부분 SOI 웨이퍼의 SOI 영역과 비 SOI 영역 각각에 소자를 형성한 반도체 장치 및 그 제조 방법에 관한 것이다.
1개의 MOSFET와 1개의 캐패시터로 이루어지는 메모리 셀을 갖는 DRAM은 고집적화에 적합하며, 염가인 대용량 메모리로서 광범위한 용도에 이용되고 있다. 특히 최근에는 상기 DRAM과 논리 회로를 단일의 반도체 칩 내에 집적하여 시스템 성능을 향상시키는 시스템 LSI에의 요구가 높아지고 있다.
한편, MOSFET를 중심으로 구성하는 논리 회로의 고성능화를 모도하기 위해, 종래부터 널리 이용되고 있는 실리콘 기판이 아니고, 박막 SOI 기판 중에 MOSFET를 형성한 구조가 각광을 받아, 이미 고성능 논리 디바이스로서의 용도로 제품화가 시작되고 있다.
특히, 고성능 논리 회로와 DRAM을 혼재한 시스템 LSI의 수요는 크고, SOI 구조를 이용하여 고성능화한 논리 회로에 DRAM을 혼재하는 기술의 확립이 기대되고 있다. 이러한 흐름 속에서, SOI 구조에 의한 고성능 논리 칩에, DRAM을 혼재시킨 시스템 LSI의 개발이 급무로 되어 있다.
상기한 바와 같은 요구를 만족시키기 위해, SOI 영역과 비 SOI 영역(SOI 기판의 BOX층을 부분적으로 제거한 영역)을 더불어 갖는 부분 SOI 웨이퍼 상에, 이들의 소자를 선택적으로 혼재하는 것이 생각되고 있다.
그러나, SOI 기판에 형성한 MOSFET는 고성능 논리 디바이스로서는 유망하지만, 소위 기판 부유 효과 때문에, 오프 상태로 되어야 하는 게이트 전압이라도, 소스-드레인간 전압의 조건에 따라서는 기생 MOSFET나 기생 바이폴라 트랜지스터가 동작하여, 소스-드레인 사이에 누설 전류가 흐르는 것이 알려져 있다. 이러한 특성은, 예를 들면 DRAM의 메모리 셀용 트랜지스터와 같이 누설 전류에 대한 스펙이엄격한 용도에는 리텐션 열화 등의 문제를 야기하여 바람직하지 않다. 또한, DRAM의 감지 증폭기 회로에서는 기판 부유 효과에 의해 페어 트랜지스터의 임계값 전압이 어긋나기 때문에, 감지 마진도 저하한다. 이들의 문제에 의해, SOI 기판에 고성능 논리 회로와 마찬가지인 MOSFET 구조로 DRAM을 형성한다는 것은 곤란하다.
기판 부유 효과를 근본적으로 해결하기 위해서는, 각 MOSFET에 대하여, 보디부로부터의 인출 영역과 컨택트를 형성하여 보디 전위를 제어할 필요가 있다. 그러나, 그렇게 하면 셀 면적이나 감지 증폭기부의 면적 등이 대폭 증대하여, DRAM의 최대 특징인 고집적성을 손상시킨다.
이 문제를 회피하기 위해서, SOI 기판에 비 SOI 영역을 형성한 기판(이하 부분 SOI 웨이퍼라고 함)을 이용함으로써, 고성능 논리 회로를 SOI 영역에 형성하고, 기판 부유 효과에 의해 악영향을 받는 회로를 비 SOI 영역에 형성하는 방법이 다양하게 제안되어 있다. 이 부분 SOI 웨이퍼의 SOI 영역과 비 SOI 영역 사이의 STI(Shallow Trench Isolation)에 의한 분리 기술에 대해서는 BOX층의 깊이와 STI의 깊이에 주목한 제안(예를 들면, 일본국 특허 공개 H08-17694호)이 이루어져 있지만, BOX층과 STI의 접속 구조에 대해서는 상술되어 있지 않다.
실리콘 벌크 웨이퍼에 형성한 칩에 존재하는 산화물의 볼륨은 게이트 산화막을 제외하면 STI에서의 매립 산화물만이므로, 실리콘의 볼륨과 비교하면 매우 적다. 이에 대하여, 부분 SOI 웨이퍼에 있어서의 산화물의 볼륨은 「BOX층+STI」로 되고, 벌크 웨이퍼의 그것과 비교하면 현격하게 차이가 커, 그 만큼 실리콘층에 걸리는 응력은 커져, 비 SOI 영역에 결정 결함이 생기기기 쉽다. 또한, 특히 BOX 층과 STI가 연속해 있는 경우에는 STI가 큰 볼륨을 갖는 산화물의 끝(端)이 되므로, 비 SOI 영역에 결정 결함이 생기기 쉽고, 그 형상에 주의를 하지 않으면 고품질의 부분 SOI 웨이퍼를 얻는 것은 어렵다.
상기한 바와 같이 종래의 부분 SOI 웨이퍼의 제조 방법은, SOI 영역과 비 SOI 영역과의 산화물의 볼륨의 상이에 따른 응력의 집중에 의해, 비 SOI 영역에 결정 결함이 생기기기 쉬워, 품질이 저하된다.
또한, 부분 SOI 웨이퍼를 이용한 종래의 반도체 장치 및 그 제조 방법은, 고속화나 고성능화를 도모하고자 하면, 고집적성이 저하한다.
도 1의 (a)는 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이고, 도 1의 (b)는 도 1의 (a)에 파선으로 둘러싸여 나타낸 STI 영역의 하부의 확대도이며, 도 1의 (c)는 도 1의 (a)에 파선으로 둘러싸여 나타낸 STI 영역의 하부의 다른 예를 나타내는 확대도.
도 2의 (a) 내지 도 2의 (g)는, 각각 본 발명의 제1 실시예에 따른 부분 SOI 웨이퍼의 제조 방법 및 반도체 장치의 제조 방법에 대하여 설명하기 위한 도면으로서, 제조 공정을 순차적으로 도시하는 단면도.
도 3의 (a)는 본 발명의 제2 실시예에 따른 반도체 장치에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이며, 도 3의 (b)는 도 3의 (a)에 파선으로 둘러싸여 나타낸 STI 영역의 하부의 확대도이고, 도 3의 (c)는 도 3의 (a)에 파선으로 둘러싸여 나타낸 STI 영역의 하부의 다른 예를 나타내는 확대도.
도 4의 (a) 내지 도 4의 (h)는, 각각 본 발명의 제2 실시예에 따른 부분 SOI 웨이퍼의 제조 방법 및 반도체 장치의 제조 방법에 대하여 설명하기 위한 도면으로서, 제조 공정을 순차적으로 도시하는 단면도.
도 5의 (a)는 본 발명의 제3 실시예에 따른 반도체 장치에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이고, 도 5의 (b)는 도 5의 (a)에 파선으로 둘러싸여 나타낸 STI 영역의 하부의 확대도이며, 도 5의 (c)는 도 5의 (a)에 파선으로 둘러싸여 나타낸 STI 영역의 하부의 다른 예를 나타내는 확대도.
도 6의 (a) 내지 도 6의 (h)는, 각각 본 발명의 제3 실시예에 따른 부분 SOI 웨이퍼의 제조 방법 및 반도체 장치의 제조 방법에 대하여 설명하기 위한 도면으로서, 제조 공정을 순차적으로 도시하는 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 변형예에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 변형예에 대하여 설명하기 위한 것으로, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
2 : BOX층
3 : 실리콘층
5 : 에피택셜 실리콘층
12 : 트렌치
13 : 분리용 절연물층
14 : 층간 절연막
15 : 컨택트홀
16 : 배선층
17 : 표면 보호막
19 : 절취면
20 : 파선
본 발명의 일 양태에 따른 반도체 장치는, 매립 산화물층이 형성된 제1 반도체 영역과, 상기 매립 산화물층이 존재하지 않는 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역과의 경계에, 적어도 상기 매립 산화물층에 도달하는 깊이까지 형성된 트렌치와, 상기 트렌치에 매립된 분리용 절연물층을 포함하며, 상기 분리용 절연물층의 저면과 상기 제2 반도체 영역의 측면이 이루는 각이 둔각이다.
본 발명의 다른 양태에 따른 반도체 장치는, 매립 산화물층이 형성된 제1 반도체 영역과, 상기 매립 산화물층이 존재하지 않는 제2 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 반도체 영역과의 경계에, 적어도 상기 매립 산화물층에 도달하는 깊이까지 형성된 트렌치와, 상기 트렌치에 매립된 분리용 절연물층을 포함하며, 상기 분리용 절연물층의 저면에 있어서의 상기 제2 반도체 영역과의 접합부근방이 곡면이다.
본 발명의 또다른 양태에 따른 부분 SOI 웨이퍼의 제조 방법은, 반도체 기판 위에 매립 산화물층을 개재하여 제1 실리콘층이 형성된 SOI 기판에 있어서의, 상기 제1 실리콘층 및 상기 매립 산화물층의 일부의 영역을 선택적으로 제거하고, 잔존하는 상기 제1 실리콘층을 덮도록 보호막을 형성하고, 상기 제1 실리콘층 및 상기 매립 산화물층을 제거한 영역의 상기 반도체 기판 위에 에피택셜 성장에 의해 제2 실리콘층을 형성하고, 이방성 에칭을 행하여, 상기 제1 실리콘층과 상기 제2 실리콘층과의 경계에, 적어도 상기 매립 산화물층에 도달하고, 저면과 상기 제2 실리콘층의 측면이 이루는 각이 둔각, 또는 저면에 있어서의 상기 제2 실리콘층과의 접합부 근방이 곡면의 트렌치를 형성하고, 상기 트렌치 내에 분리용 절연물을 매립한다.
본 발명의 또다른 양태에 따른 반도체 장치의 제조 방법은, 반도체 기판 위에 매립 산화물층을 개재하여 제1 실리콘층이 형성된 SOI 기판에 있어서의, 상기 제1 실리콘층 및 상기 매립 산화물층의 일부의 영역을 선택적으로 제거하고, 잔존하는 상기 제1 실리콘층을 덮도록 보호막을 형성하고, 상기 제1 실리콘층 및 상기 매립 산화물층을 제거한 영역의 상기 반도체 기판 위에, 에피택셜 성장에 의해 제2 실리콘층을 형성하고, 상기 제1 실리콘층과 상기 제2 실리콘층과의 경계에, 적어도 상기 매립 산화물층에 도달하는 트렌치를 형성하고, 상기 트렌치 내에 분리용 절연물을 매립하고, 상기 제1, 제2 실리콘층 내에 각각 제1, 제2 소자를 형성한다.
〈제1 실시예〉
도 1의 (a)는 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이고, 도 1의 (b)와 도 1의 (c)는, 각각 도 1의 (a)에 파선(20)으로 둘러싸여 나타낸 STI 영역의 하부의 확대도이다.
SOI 영역의 실리콘 기판(1) 위에는 매립 산화물층(BOX층)(2)이 형성되고, 이 BOX층(2) 위에 실리콘층(3)이 형성되어 있다. 한편, 비 SOI 영역의 상기 실리콘 기판(1) 위에는 에피택셜 실리콘층(5)이 형성되어 있다. 상기 SOI 영역과 비 SOI 영역과의 경계에는 소자 분리용 트렌치(12)가 실리콘 기판(1)에 도달하는 깊이까지 형성되어 있으며, 이 트렌치(12)가 분리용 절연물층(STI 소자 분리막)(13)으로 매립되어 있다. 상기 분리용 절연물층(13)의 저면은 실리콘 기판(1)에 접하고 있으며, 에피택셜 실리콘층(5)의 상기 분리용 절연물층(13) 근방에 형성된 절취면(19)에 의해, 도 1의 (b)에 도시한 바와 같이 상기 분리용 절연물층(13)의 저면과 에피택셜 실리콘층(5)의 측면이 이루는 각은 둔각(19A)으로 되어 있다. 또는 도 1의 (c)에 도시한 바와 같이 분리용 절연물층(13)의 저면에 있어서의 에피택셜 실리콘층(5)과의 접합부 근방이 곡면(19B)으로 되어 있다. 이에 대하여, 상기 분리용 절연물층(13)의 BOX층(2) 측은 BOX층(2)의 하부의 돌출부가 맞물려, 예각(19C)으로 되어 있다.
상기 실리콘층(3) 내에는, 예를 들면 논리 회로를 구성하는 MOSFET QA-1, QA-2, …가 형성되고, 상기 에피택셜 실리콘층(5) 내에는 DRAM의 메모리 셀이나 감지 증폭기 회로를 구성하는 MOSFET QB-1, QB-2, … 등의 소자가 형성되어 있다.상기 실리콘층(3), 에피택셜 실리콘층(5) 및 분리용 절연물층(13) 위에는 층간 절연막(14)이 형성되어 있다. 이 층간 절연막(14)에서의 상기 MOSFET QA-1, QA-2, …, QB-1, QB-2, …의 소스, 드레인 영역 상에 대응하는 위치에는 각각 컨택트홀(15A-1, 15A-2, …, 15B-1, 15B-2, …)이 형성되어 있다. 상기 층간 절연막(14) 위에는 배선층(16A-1, 16A-2, …, 16B-1, 16B-2, …)이 형성되고, 상기 컨택트홀(15A-1, 15A-2, …, 15B-1, 15B-2, …)을 각각 개재하여 각 MOSFET QA-1, QA-2, …, QB-1, QB-2, …의 소스, 드레인 영역에 접속되어 있다. 그리고, 상기 배선층(16A-1, 16A-2, …, 16B-1, 16B-2, …) 및 층간 절연막(14) 위에는 표면 보호막(17)이 형성되어 있다.
상기한 바와 같은 구성에 따르면, 분리용 절연물층(13)의 저면과 비 SOI 영역의 측면이 도 1의 (b)에 도시한 바와 같이 둔각, 또는 도 1의 (c)에 도시한 바와 같이 곡면을 갖고 매끈하게 접합되어 있기 때문에, 산화막과 실리콘과의 경계부에의 응력 집중에 의해 실리콘 에피택셜층(5) 내에 결정 결함이 발생되는 것을 억제할 수 있다. 즉, SOI 영역만, 또는 비 SOI 영역만의 웨이퍼에 형성하는 소자 분리에서는 문제가 되지 않지만, SOI 영역과 비 SOI 영역과의 경계를 갖는 웨이퍼에 발생하는 결정 결함을 억제할 수 있다. 왜냐하면, SOI 영역에서의 산화물의 볼륨이 비 SOI 영역보다 많아, 에피택셜 실리콘층(5)에 걸리는 응력이 크더라도, 상기 매끄러운 접합부(19A 또는 19B)에 의해 응력의 집중이 억제되기 때문이다. 한편, SOI 영역은 직각부(예각부)(19C)가 존재하고 있지만, 이 직각부(19C)를 기점으로 하여 결정 결함이 발생하였다고 해도, SOI 영역의 실리콘 기판(1)에 결함이 생길정도로는, SOI 영역 상 또는 비 SOI 영역의 소자에 대하여 영향을 주지 않기 때문에 문제는 없다.
또한, 보디 전위를 제어할 필요가 없기 때문에, 셀 면적이나 감지 증폭기부의 면적 등이 증대하지 않는다. 따라서, 부분 SOI 웨이퍼를 이용해도, 고집적성을 손상시키지 않고, 고속이며 고성능인 반도체 장치를 형성할 수 있다.
다음으로, 상기 도 1의 (a)에 도시한 부분 SOI 웨이퍼 및 반도체 장치의 제조 방법을 도 2의 (a) 내지 도 2의 (g)에 의해 설명한다.
우선, 실리콘 기판(1) 위에 BOX층이 되는 산화물층(2)을 형성하고, 이 산화물층(2) 위에 실리콘층(3)을 형성하여 SOI 웨이퍼를 형성한다. 또는 접합법에 따라, 실리콘 기판(1), BOX층(2), 실리콘층(3)을 적층하여 SOI 웨이퍼를 형성한다.
다음으로, 도 2의 (a)에 도시한 바와 같이 상기 SOI 웨이퍼에 있어서의 비 SOI 영역의 실리콘층(3)을 RIE 등의 이방성 에칭에 의해 제거한 후, BOX층(2)의 일부를 용액에 의한 등방성 에칭으로 제거한다. 여기서, 상기 BOX층(2)의 일부의 제거에는 등방성 에칭 대신에 RIE 등의 이방성 에칭을 이용할 수도 있다.
그 후, 상기 실리콘층(3)을 덮도록, 보호막(4)으로서의 질화 실리콘층을 형성한다. 여기서는 보호막(4)으로서 질화 실리콘을 이용하고 있지만, 산화 실리콘이라도 마찬가지이다.
다음으로, 비 SOI 영역 상에 잔존하는 BOX층(2)의 일부를 에칭하여 제거한다(도 2의 (b) 참조). 또, 이 에칭에는 이온에 의한 에칭이 아니고, 용액 등을 이용한 웨트 에칭을 이용하고 있다. 웨트 에칭을 이용함으로써, 실리콘기판(1)의 비 SOI 영역의 표면에 이온에 의한 손상이 발생하는 것을 방지할 수 있다.
계속해서, 도 2의 (c)에 도시한 바와 같이 비 SOI 영역의 실리콘 기판(1) 위에 에피택셜 실리콘층(5)을 형성한다. SOI 영역 상에는 보호막(4)이 형성되어 있기 때문에, 에피택셜 실리콘층(5)은 형성되지 않는다. 이 때, 에피택셜 실리콘층(5)의 표면 영역에서의 SOI 영역과의 경계 근방에 파세트(10)를 형성하는 조건으로 에피택셜 성장을 행한다. 예를 들면, 에피택셜 실리콘층(5)을 10Torr로 성장시킴으로써, 파세트(10)를 형성할 수 있다. 또한, 에피택셜 성장의 시간을 조절함으로써, 에피택셜 실리콘층(5)의 표면의 높이를 SOI 영역의 표면과 동일하게 하거나, 다른 높이로 하거나, 임의로 조절할 수 있다. 이 에피택셜 실리콘층(5)의 표면의 높이는, 필요에 따라 자유롭게 설정하면 된다.
그 후, 도 2의 (d)에 도시한 바와 같이 상기 보호막(4) 상 및 에피택셜 실리콘층(5) 상에 마스크재(6)를 퇴적 형성한다. 본 실시예에서는 상기 마스크재(6)에는 질화 실리콘층을 이용하고 있으며, 상기 보호막(4)과 일체화하여 표현하고 있다.
다음으로, STI를 형성하는 영역 이외를 포토마스크(18)로 덮고, 우선 마스크재(6)로서의 질화 실리콘층(6)의 일부를 제거한다. 이 때, 질화 실리콘층(6)을 오버 에칭하여, 에피택셜 실리콘층(5)의 파세트(10)를 노출시킨다(도 2E 참조).
계속해서, 도 2의 (f)에 도시한 바와 같이 소자 분리용 트렌치(12)를 형성하기 위해서, SOI 영역과 비 SOI 영역과의 경계 근방의 보호막(4)(SiN),실리콘층(3), 에피택셜 실리콘층(5)(Si) 및 BOX층(2)(SiO2)을 RIE 등의 방법으로 드라이 에칭한다. 이 에칭에는 SiN, SiO2및 Si이 실질적으로 동등한 속도로 에칭될 수 있는 조건을 이용하였다. 트렌치(12)의 깊이는 에칭 시간에 따라 변하지만, 어느 깊이인 경우에도, 상기 파세트(10)에 의해 적어도 트렌치(12)의 비 SOI 영역측에서는 90° 이상의 각도(둔각)로 저면과 측면이 접합되도록 하는 트렌치(12)를 형성할 수 있다. 에칭의 조건에 따라서는 트렌치(12)의 저면에 있어서의 비 SOI 영역의 접합부 근방이 곡면이 된다. 상기 트렌치(12)는 적어도 BOX층(2)에 도달하는 깊이이면 되고, 실리콘 기판(1) 내에까지 형성해도 된다.
다음으로, 도 2의 (g)에 도시한 바와 같이 상기 트렌치(12)를 분리용 절연물층(13)으로 매립함으로써 STI 구조의 소자 분리 영역을 형성한다.
그 후, 상기 실리콘층(3) 및 에피택셜 실리콘층(5) 상의 마스크재(질화 실리콘층)(6)를 제거하고, 주지의 공정에 의해 상기 실리콘층(3) 내에 논리 회로를 구성하는 MOSFET QA-1, QA-2, …, 상기 에피택셜 실리콘층(5) 내에는 DRAM의 메모리 셀이나 감지 증폭기 회로를 구성하는 MOSFET QB-1, QB-2, … 등의 소자를 형성하고, 도 1의 (a)에 도시한 바와 같은 반도체 장치를 형성한다.
여기서, 상기 MOSFET QA-1, QA-2, …와 MOSFET QB-1, QB-2, …는 다른 공정에서 형성해도 되고, 일부 또는 전부의 공정을 공통으로 형성해도 된다.
상기한 바와 같은 제조 방법에 따르면, 파세트(10)를 이용하여 STI 소자 분리막(13)의 하단과 에피택셜 실리콘층(5)을 매끈하게 접합할 수 있기 때문에, 산화막과 실리콘과의 경계부에의 응력 집중에 의해 실리콘 에피택셜층(5) 내에 결정 결함이 생기는 것을 억제할 수 있다. 이 결과, 비 SOI 영역에 결정 결함이 생기기 어렵기 때문에, 고품질의 부분 SOI 웨이퍼를 제공할 수 있다. 또한, 보디 전위를 제어할 필요가 없기 때문에, 셀 면적이나 감지 증폭기부의 면적 등이 증대하지 않는다. 따라서, 부분 SOI 웨이퍼를 이용했을 때에, 고집적성을 손상시키지 않고, 고속이며 고성능인 반도체 장치 및 그 제조 방법을 제공할 수 있다.
〈제2 실시예〉
도 3의 (a)는 본 발명의 제2 실시예에 따른 반도체 장치에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이며, 도 3의 (b)와 도 3의 (c)는, 각각 도 1의 (a)에 파선(21)으로 둘러여 나타내는 STI 영역의 하부의 확대도이다.
제2 실시예에 따른 반도체 장치는, 기본적으로는 제1 실시예와 마찬가지의 구성이므로, 도 1의 (a)와 동일 부분에는 동일한 부호를 붙여 그 상세한 설명은 생략한다.
제2 실시예에 따른 반도체 장치에서는, 제1 실시예와 마찬가지로 비 SOI 영역을 형성할 때, 실리콘층 및 BOX층을 부분적으로 제거하고, 실리콘 기판의 비 SOI 영역 상에 실리콘을 에피택셜 성장시킨다. 이 때, 에피택셜 실리콘층과 SOI 영역의 경계에 공동을 형성하고, 이 공동을 이용하여 도 3의 (b)에 도시한 바와 같이 분리용 절연물층(13)의 저면과 에피택셜 실리콘층(5)의 측면이 이루는 각이 둔각(19A), 또는 도 3의 (c)에 도시한 바와 같이 분리용 절연물층(13)의 저면에 있어서의 에피택셜 실리콘층(5)과의 접합부 근방을 곡면(19B)으로 매끈하게 접합한다.
즉, 실리콘 기판(1) 위에 BOX층이 되는 산화물층(2)을 형성하고, 이 산화물층(2) 위에 실리콘층(3)을 형성하여 SOI 웨이퍼를 형성한다. 또는 접합법에 따라, 실리콘 기판(1), BOX층(2), 실리콘층(3)을 적층하여 SOI 웨이퍼를 형성한다.
다음으로, 도 4의 (a)에 도시한 바와 같이 상기 SOI 웨이퍼에 있어서의 비 SOI 영역의 실리콘층(3)을 RIE 등의 이방성 에칭에 의해 제거한 후, BOX층(2)의 일부를 용액에 의한 등방성 에칭으로 제거한다. 물론, 상기 BOX층(2)의 일부의 제거에는 등방성 에칭 대신에 RIE 등의 이방성 에칭을 이용할 수도 있다.
그 후, 상기 실리콘층(3)을 덮도록, 질화 실리콘 등으로 이루어지는 보호막(4)을 형성한다. 여기서는 보호막(4)으로서 질화 실리콘을 이용하고 있지만, 산화 실리콘이어도 된다.
다음으로, 비 SOI 영역 상에 잔존하는 BOX층(2)의 일부를 에칭하여 제거한다(도 4의 (b) 참조). 또, 이 에칭에는 이온에 의한 에칭이 아니고, 용액 등을 이용한 웨트 에칭을 이용하고 있다. 웨트 에칭을 이용함으로써, 실리콘 기판(1)의 비 SOI 영역의 표면에 이온에 의한 손상이 발생하는 것을 방지할 수 있다. 또한, 에칭 시간을 제1 실시예보다 길게 하고, 가로 방향의 에칭을 진행시킨다.
계속해서, 도 4의 (c)에 도시한 바와 같이 비 SOI 영역의 실리콘 기판(1) 위에 에피택셜 실리콘층(5)을 형성한다. SOI 영역 상에는 보호막(4)이 형성되어 있기 때문에, 에피택셜 실리콘층(5)은 형성되지 않는다. 이 때, 에피택셜 실리콘층(5)의 성장단(端)에서는 파세트가 형성되고, 파세트의 표면이 보호막(4)의 측벽의 내측에 있는 파세트 부분은 공동(11)으로서 남는다. 물론, 제1 실시예와 마찬가지로 에피택셜 성장의 시간을 조절함으로써, 에피택셜 실리콘층(5)의 표면의 높이를 SOI 영역의 표면과 동일하게 하거나, 다른 높이로 하거나, 임의로 조절할 수 있다. 따라서, 에피택셜 실리콘층(5)의 표면의 높이는 필요에 따라 자유롭게 설정하면 된다.
그 후, 도 4의 (d)에 도시한 바와 같이 상기 보호막(4) 상 및 에피택셜 실리콘층(5) 상에 마스크재(6)를 퇴적 형성한다. 본 실시예에서는 상기 마스크재(6)로서는 질화 실리콘층을 이용하고 있으며, 상기 보호막(4)과 일체화하여 표현하고 있다.
다음으로, STI를 형성하는 영역 이외를 포토마스크(18)로 덮고(도 4의 (e) 참조), 우선 마스크재(6)로서의 질화 실리콘층의 일부를 제거한다(도 4의 (f) 참조).
도 4의 (g)에 도시한 바와 같이 소자 분리용 트렌치(12)를 형성하기 위해서, SOI 영역과 비 SOI 영역과의 경계 근방의 보호막(4)(SiN), 실리콘층(3), 에피택셜 실리콘층(5)(Si) 및 BOX층(2)(SiO2)을 RIE 등의 방법으로 드라이 에칭한다. 이 에칭에는 SiN, SiO2및 Si가 실질적으로 동등한 속도로 에칭될 수 있는 조건을 이용하였다. 트렌치(12)의 깊이는 에칭 시간에 따라 변하지만, 어느 깊이인 경우에도,공동(11)의 존재에 의해 적어도 트렌치(12)의 비 SOI 영역측에서는 90° 이상의 각도(둔각19A)로 저면과 측면이 접합되도록 하는 트렌치(12)를 형성할 수 있다. 에칭의 조건에 따라서는 트렌치(12)의 저면에서의 비 SOI 영역의 접합부 근방이 곡면(19B)이 된다. 상기 트렌치(12)는 적어도 BOX층(2)에 도달하는 깊이이면 되고, 실리콘 기판(1) 내에 형성해도 된다.
다음으로, 도 4의 (h)에 도시한 바와 같이 상기 트렌치(12)를 분리용 절연물층(13)으로 매립하여 STI 구조의 소자 분리 영역을 형성한다.
그 후, 상기 실리콘층(3) 및 에피택셜 실리콘층(5) 상의 마스크재(6)를 제거하고, 주지의 공정에 의해 상기 실리콘층(3) 중에 논리 회로를 구성하는 MOSFET QA-1, QA-2, …, 상기 에피택셜 실리콘층(5) 내에는 DRAM의 메모리 셀이나 감지 증폭기 회로를 구성하는 MOSFET QB-1, QB-2, … 등의 소자를 형성하고, 도 3의 (a)에 도시한 바와 같은 반도체 장치를 형성한다.
상기 MOSFET QA-1, QA-2, …와 MOSFET QB-1, QB-2, …는 다른 공정에서 형성해도 되고, 일부 또는 전부의 공정을 공통으로 형성해도 된다.
상기한 바와 같은 제조 방법에 따르면, 공동(11)을 이용하여 STI 소자 분리막(13)의 하단과 에피택셜 실리콘층(5)을 매끈하게 접합할 수 있기 때문에, 산화막과 실리콘과의 경계부에의 응력 집중에 의해 실리콘 에피택셜층(5) 내에 결정 결함이 생기는 것을 억제할 수 있다. 이 결과, 비 SOI 영역에 결정 결함이 생기기 어렵기 때문에, 고품질의 부분 SOI 웨이퍼를 제공할 수 있다. 또한, 보디 전위를 제어할 필요가 없기 때문에, 셀 면적이나 감지 증폭기부의 면적 등이 증대하지 않는다. 따라서, 부분 SOI 웨이퍼를 이용했을 때에, 고집적성을 손상시키지 않고, 고속이며 고성능인 반도체 장치 및 그 제조 방법을 제공할 수 있다.
〈제3 실시예〉
도 5의 (a)는 본 발명의 제3 실시예에 따른 반도체 장치에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이며, 도 5의 (b)와 도 5의 (c)는, 각각 도 5의 (a)에 파선(22)으로 둘러싸 나타내는 STI 영역의 하부의 확대도이다.
제3 실시예에 따른 반도체 장치는, 기본적으로는 제1 및 제2 실시예와 마찬가지의 구성이므로, 도 1의 (a) 또는 도 3의 (a)와 동일 부분에는 동일한 부호를 붙여 그 상세한 설명은 생략한다.
제3 실시예에 따른 반도체 장치는, 상술한 제1, 제2 실시예를 조합한 것으로, 비 SOI 영역을 형성할 때, 실리콘층 및 BOX층을 부분적으로 제거하고, 실리콘 기판의 비 SOI 영역 상에 실리콘을 에피택셜 성장시킨다. 이 때, 에피택셜 실리콘층과 SOI 영역의 경계에 파세트와 공동을 형성하고, 이 파세트와 공동을 이용하여 도 5의 (b)에 도시한 바와 같이 분리용 절연물층(13)의 저면과 에피택셜 실리콘층(5)의 측면이 이루는 각을 둔각(19A), 또는 도 5c에 도시한 바와 같이 분리용 절연물층(13)의 저면에 있어서의 에피택셜 실리콘층(5)과의 접합부 근방을 곡면(19B)으로 매끈하게 접합하도록 하고 있다.
즉, 우선 실리콘 기판(1) 위에 BOX층이 되는 산화물층(2)을 형성하고, 이 산화물층(2) 위에 실리콘층(3)을 형성하여 SOI 웨이퍼를 형성한다. 또는 접합법에의해, 실리콘 기판(1), BOX층(2), 실리콘층(3)을 적층하여 SOI 웨이퍼를 형성한다.
다음으로, 도 6의 (a)에 도시한 바와 같이 상기 SOI 웨이퍼에서의 비 SOI 영역의 실리콘층(3)을 RIE 등의 이방성 에칭에 의해 제거한 후, BOX층(2)의 일부를 용액에 의한 등방성 에칭으로 제거한다. 상기 BOX층(2)의 일부의 제거에는 등방성 에칭 대신에 RIE 등의 이방성 에칭을 이용해도 된다.
그 후, 상기 실리콘층(3)을 덮도록, 질화 실리콘 등으로 이루어지는 보호막(4)을 형성한다. 여기서는 보호막(4)으로서 질화 실리콘을 이용하고 있지만, 산화 실리콘이라도 마찬가지이다.
다음으로, 비 SOI 영역 상에 잔존하는 BOX층(2)의 일부를 에칭하여 제거한다(도 6의 (b) 참조). 또, 이 에칭에는 이온에 의한 에칭이 아니고, 용액 등을 이용한 웨트 에칭을 이용하고 있다. 웨트 에칭을 이용함으로써, 실리콘 기판(1)의 비 SOI 영역의 표면에 이온에 의한 손상이 발생되는 것을 방지할 수 있다. 또한, 상기 제2 실시예와 마찬가지로 에칭 시간을 제1 실시예보다 길게 하고, 가로 방향의 에칭을 진행시킨다.
계속해서, 도 6의 (c)에 도시한 바와 같이 비 SOI 영역의 실리콘 기판(1) 위에 에피택셜 실리콘층(5)을 형성한다. SOI 영역 상에는 보호막(4)이 형성되어 있기 때문에, 에피택셜 실리콘층(5)은 형성되지 않는다. 이 때, 에피택셜 실리콘층(5)의 성장단에서는 파세트(10)가 형성된다. 또한, 보호막(4)의 측벽의 내측에 형성되는 파세트 부분은 공동(11)으로서 남는다. 물론, 제1, 제2 실시예와 마찬가지로 에피택셜 성장의 시간을 조절함으로써, 에피택셜 실리콘층(5)의 표면의높이를 SOI 영역의 표면과 동일하게 하거나, 다른 높이로 하여, 임의로 조절할 수 있다. 따라서, 에피택셜 실리콘층(5)의 표면의 높이는 필요에 따라 자유롭게 설정하면 된다.
그 후, 도 6의 (d)에 도시한 바와 같이 상기 보호막(4) 상 및 에피택셜 실리콘층(5) 상에 마스크재(6)를 퇴적 형성한다. 본 실시예에서는 상기 마스크재(6)로서는 질화 실리콘층을 이용하고 있으며, 상기 보호막(4)과 일체화하여 표현하고 있다.
다음으로, STI를 형성하는 영역 이외를 포토마스크(18)로 덮고(도 6의 (e) 참조), 우선 질화 실리콘층(6)의 일부를 제거한다(도 6의 (f) 참조).
도 6의 (g)에 도시한 바와 같이 소자 분리용 트렌치(12)를 형성하기 위해서, SOI 영역과 비 SOI 영역과의 경계 근방의 보호막(4)(SiN), 실리콘층(3), 에피택셜 실리콘층(5)(Si) 및 BOX층(2)(SiO2)을 RIE 등의 방법으로 드라이 에칭한다. 이 에칭에는 SiN, SiO2및 Si가 실질적으로 동등한 속도로 에칭될 수 있는 조건을 이용하였다. 트렌치(12)의 깊이는 에칭 시간에 의해 변하지만, 어느 깊이인 경우에도, 파세트(10)와 공동(11)에 의해 적어도 트렌치(12)의 비 S0I 영역측에서는 90° 이상의 각도(둔각 19A)로 저면과 측면이 접합되도록 하는 트렌치(12)를 형성할 수 있다. 에칭의 조건에 따라서는 트렌치(12)의 저면에 있어서의 비 SOI 영역의 접합부 근방이 곡면(19B)이 된다. 상기 트렌치(12)는 적어도 BOX층(2)에 도달하는 깊이이면 되고, 실리콘 기판(1) 내에 형성해도 된다.
다음으로, 도 6의 (h)에 도시한 바와 같이 상기 트렌치(12)를 분리용 절연물층(13)으로 매립하여 STI 구조의 소자 분리 영역을 형성한다.
그 후, 상기 실리콘층(3) 및 에피택셜 실리콘층(5) 상의 마스크재(6)를 제거하고, 주지의 공정에 의해 상기 실리콘층(3) 내에 논리 회로를 구성하는 MOSFET QA-1, QA-2, …, 상기 에피택셜 실리콘층(5) 내에는 DRAM의 메모리 셀이나 감지 증폭기 회로를 구성하는 MOSFET QB-1, QB-2, … 등의 소자를 형성하고, 도 5의 (a)에 도시한 바와 같은 반도체 장치를 형성한다.
상기 제1 및 제2 실시예에서 설명한 바와 같이 상기 MOSFET QA-1, QA-2, …와 MOSFET QB-1, QB-2, …는 다른 공정에서 형성해도 되고, 일부 또는 전부의 공정을 공통으로 형성해도 된다.
상기한 바와 같은 제조 방법에 따르면, 파세트(10)와 공동(11)을 이용하여 STI 소자 분리막(13)의 하단과 에피택셜 실리콘층(5)을 매끈하게 접합할 수 있기 때문에, 산화막과 실리콘과의 경계부에의 응력 집중에 의해 실리콘 에피택셜층(5) 내에 결정 결함이 생기는 것을 억제할 수 있다. 이 결과, 비 SOI 영역에 결정 결함이 생기기 어렵기 때문에, 고품질의 부분 SOI 웨이퍼를 제공할 수 있다. 또한, 보디 전위를 제어할 필요가 없기 때문에, 셀 면적이나 감지 증폭기부의 면적 등이 증대하지 않는다. 따라서, 부분 SOI 웨이퍼를 이용했을 때에, 고집적성을 손상시키지 않고, 고속이며 고성능인 반도체 장치 및 그 제조 방법을 제공할 수 있다.
또, 상기 제2, 제3 실시예에서는 트렌치(12)를 분리용 절연물층(13)으로 매립하여 STI 구조의 소자 분리 영역을 형성할 때에, 공동(11)을 남기지 않도록 하였지만, 도 7 및 도 8에 도시한 바와 같이, 분리용 절연물층(13)의 하부에 공동(11)이 남아 있어도 산화막과 실리콘 사이의 응력을 완화할 수 있어, 마찬가지의 작용 효과가 얻어진다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 변형예에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이다. 도시한 바와 같이, 분리용 절연물층(13)의 하부에 공동(11)이 잔존되어 있다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 변형예에 대하여 설명하기 위한 도면으로서, SOI 영역과 비 SOI 영역과의 경계의 STI 영역을 도시하는 단면 구성도이다. 도시한 바와 같이, 분리용 절연물층(13)의 하부에 공동(11)이 잔존되어 있다.
또한, 상술한 각 실시예에서는 비 SOI 영역의 실리콘 기판(1) 위에 에피택셜 실리콘층(5)을 형성하고, 이 에피택셜 실리콘층(5) 내에 MOSFET 등의 소자를 형성하였지만, 벌크, 즉 실리콘 기판(1) 내에 소자를 형성해도 된다.
이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.
이상 설명한 바와 같이 본 발명의 일 측면에 따르면, 비 SOI 영역에 결정 결함이 생기기 어려운 고품질의 부분 SOI 웨이퍼의 제조 방법을 얻을 수 있다.
또한, 부분 SOI 웨이퍼를 이용했을 때에, 고집적성을 손상시키지 않고, 고속이며 고성능인 반도체 장치 및 그 제조 방법을 얻을 수 있다.
본 발명의 추가 장점 및 변형들은 기술에서의 숙련자라면 쉽게 알 수 있을 것이다. 따라서, 더 넓은 양태에서의 본 발명은 본 발명에 도시되고 설명된 특정한 구체적이며 대표적인 실시예에 한하지 않는다. 따라서, 첨부된 청구범위 및 그들 등가적인 것에 의해 정의된 포괄적인 본 발명의 개념에 있어서의 정신 혹은 범위 내에서 다양한 변형들이 이루어질 수 있다.

Claims (24)

  1. 반도체 장치에 있어서,
    매립 산화물층이 형성된 제1 반도체 영역과,
    상기 매립 산화물층이 존재하지 않는 제2 반도체 영역과,
    상기 제1 반도체 영역과 상기 제2 반도체 영역과의 경계에, 적어도 상기 매립 산화물층에 도달하는 깊이까지 형성된 트렌치와,
    상기 트렌치에 매립된 분리용 절연물층
    을 포함하며,
    상기 분리용 절연물층의 저면과 상기 제2 반도체 영역의 측면이 이루는 각이 둔각인 반도체 장치.
  2. 제1항에 있어서,
    상기 분리용 절연물층에서의 상기 제1 반도체 영역 근방의 저면과 상기 제1 반도체 영역의 측면이 이루는 각과, 상기 분리용 절연물층에서의 상기 제2 반도체 영역 근방의 저면과 상기 제2 반도체 영역의 측면이 이루는 각이 다른 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 반도체 영역은 에피택셜 실리콘층이며, 상기 제2 반도체 영역에서의 상기 분리용 절연물층의 저부와의 경계에, 절취면(切子面)을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 분리용 절연물층과 상기 제2 반도체 영역과의 경계에서의 상기 제2 반도체 영역 내에 공동을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 반도체 영역은 SOI 영역이고, 상기 제2 반도체 영역은 비 SOI 영역인 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 반도체 영역에 형성된 제1 소자와, 상기 제2 반도체 영역에 형성된 제2 소자를 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 소자는 논리 회로를 구성하는 소자이고, 상기 제2 소자는 메모리 셀을 구성하는 소자인 반도체 장치.
  8. 반도체 장치에 있어서,
    매립 산화물층이 형성된 제1 반도체 영역과,
    상기 매립 산화물층이 존재하지 않는 제2 반도체 영역과,
    상기 제1 반도체 영역과 상기 제2 반도체 영역과의 경계에, 적어도 상기 매립 산화물층에 도달하는 깊이까지 형성된 트렌치와,
    상기 트렌치에 매립된 분리용 절연물층
    을 포함하며,
    상기 분리용 절연물층의 저면에서의 상기 제2 반도체 영역과의 접합부 근방이 곡면인 반도체 장치.
  9. 제8항에 있어서,
    상기 분리용 절연물층에서의 상기 제1 반도체 영역 근방의 저면과 상기 제1 반도체 영역의 측면이 이루는 각과, 상기 분리용 절연물층에서의 상기 제2 반도체 영역 근방의 저면과 상기 제2 반도체 영역의 측면이 이루는 각이 다른 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 반도체 영역은 에피택셜 실리콘층이며, 상기 제2 반도체 영역에서의 상기 분리용 절연물층의 저부와의 경계에, 절취면을 갖는 반도체 장치.
  11. 제8항에 있어서,
    상기 분리용 절연물층과 상기 제2 반도체 영역과의 경계에서의 상기 제2 반도체 영역 내에 공동을 갖는 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 반도체 영역은 SOI 영역이고, 상기 제2 반도체 영역은 비 SOI 영역인 반도체 장치.
  13. 제8항에 있어서,
    상기 제1 반도체 영역에 형성된 제1 소자와, 상기 제2 반도체 영역에 형성된 제2 소자를 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 소자는 논리 회로를 구성하는 소자이고, 상기 제2 소자는 메모리 셀을 구성하는 소자인 반도체 장치.
  15. 부분 SOI 웨이퍼의 제조 방법에 있어서,
    반도체 기판 위에 매립 산화물층을 개재하여 제1 실리콘층이 형성된 SOI 기판에 있어서의, 상기 제1 실리콘층 및 상기 매립 산화물층의 일부의 영역을 선택적으로 제거하고,
    잔존하는 상기 제1 실리콘층을 덮도록 보호막을 형성하며,
    상기 제1 실리콘층 및 상기 매립 산화물층을 제거한 영역의 상기 반도체 기판 위에 에피택셜 성장에 의해 제2 실리콘층을 형성하고,
    이방성 에칭을 행하여, 상기 제1 실리콘층과 상기 제2 실리콘층과의 경계에, 적어도 상기 매립 산화물층에 도달하고, 저면과 상기 제2 실리콘층의 측면이 이루는 각이 둔각이거나 또는 저면에 있어서의 상기 제2 실리콘층과의 접합부 근방이 곡면인 트렌치를 형성하며,
    상기 트렌치 내에 분리용 절연물을 매립하는 부분 SOI 웨이퍼의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 실리콘층을 형성하는데 있어서, 에피택셜 성장의 조건은 상기 제2 실리콘층의 표면 영역에서의 매립 산화물층과의 접합부 근방에 파세트를 형성하는 조건인 부분 SOI 웨이퍼의 제조 방법.
  17. 제15항에 있어서,
    상기 제2 실리콘층을 형성하는데 있어서, 에피택셜 성장의 조건은 상기 보호막과 상기 매립 산화물층과의 접합부 근방에 공동을 생성하는 조건인 부분 SOI 웨이퍼의 제조 방법.
  18. 제15항에 있어서,
    상기 제2 실리콘층을 형성하는데 있어서, 에피택셜 성장의 조건은 상기 제2 실리콘층의 표면 영역에서의 매립 산화물층과의 접합부 근방에 파세트를 형성하고,또한 상기 보호막과 상기 매립 산화물층과의 접합부 근방에 공동을 생성하는 조건인 부분 SOI 웨이퍼의 제조 방법.
  19. 제15항에 있어서,
    상기 트렌치를 형성하기 위한 이방성 에칭은 상기 제1 실리콘층, 상기 보호막, 상기 매립 산화물층 및 상기 제2 실리콘층을 실질적으로 동등한 속도로 에칭하는 조건인 부분 SOI 웨이퍼의 제조 방법.
  20. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 위에 매립 산화물층을 개재하여 제1 실리콘층이 형성된 SOI 기판에 있어서의 상기 제1 실리콘층 및 상기 매립 산화물층의 일부의 영역을 선택적으로 제거하고,
    잔존하는 상기 제1 실리콘층을 덮도록 보호막을 형성하며,
    상기 제1 실리콘층 및 상기 매립 산화물층을 제거한 영역의 상기 반도체 기판 위에, 에피택셜 성장에 의해 제2 실리콘층을 형성하고,
    상기 제1 실리콘층과 상기 제2 실리콘층과의 경계에, 적어도 상기 매립 산화물층에 도달하는 트렌치를 형성하며,
    상기 트렌치 내에 분리용 절연물을 매립하고,
    상기 제1, 제2 실리콘층 내에 각각 제1, 제2 소자를 형성하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제2 실리콘층을 형성하는데 있어서, 에피택셜 성장의 조건은 상기 제2 실리콘층의 표면 영역에서의 매립 산화물층과의 접합부 근방에 파세트를 형성하는 조건인 반도체 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 제2 실리콘층을 형성하는데 있어서, 에피택셜 성장의 조건은 상기 보호막과 상기 매립 산화물층과의 접합부 근방에 공동을 생성하는 조건인 반도체 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 제2 실리콘층을 형성하는데 있어서, 에피택셜 성장의 조건은 상기 제2 실리콘층의 표면 영역에서의 매립 산화물층과의 접합부 근방에 파세트를 형성하고, 또한 상기 보호막과 상기 매립 산화물층과의 접합부 근방에 공동을 생성하는 조건인 반도체 장치의 제조 방법.
  24. 제20항에 있어서,
    상기 트렌치를 형성하기 위한 이방성 에칭은, 상기 제1 실리콘층, 상기 보호막, 상기 매립 산화물층 및 상기 제2 실리콘층을 실질적으로 동등한 속도로 에칭하는 조건인 반도체 장치의 제조 방법.
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