CN1224217A - 防止无效数据输出的时钟同步半导体存贮装置 - Google Patents

Abstract

对于向外部输出数据的输出缓存器电路(910b),使门电路以比该输出缓存电路激活更快的时序、与内部时钟信号同步地导通,进行内部数据(DD)的传送。以比输出缓存电路失活更快的时序停止内部时钟信号的产生,将门电路(910a)设定为锁存状态。这样,防止了无效数据的输出。

Description

防止无效数据输出的时钟 同步半导体存贮装置

本发明涉及半导体存储装置，特别涉及与时钟信号同步动作的同步型半导体存贮装置。更特别地，涉及同步型半导体存贮装置的数据输出的控制电路，更具体地说，涉及防止无效数据输出的结构。

图21是现有同步半导体存贮装置的数据读出动作的时序图。下面，参照图21说明同步半导体存贮装置的动作。

该同步半导体存贮装置与外加的时钟信号extCLK同步地取入外加控制信号并输出数据。外加的时钟信号extCLK是诸如***时钟等。

在时钟周期#1的外部时钟信号extCLK的上升沿，行寻址选通信号/RAS设置为低电平，列寻址选通信号/CAS和写入允许信号/WE设置为高电平。这些控制信号的组合被称为有效指令，这时，随同步外加的寻址信号，在同步半导体存贮装置中进行行选择操作。当标准DRAM的RAS-CAS延迟时间结束时，可在内部进行列选择操作。

在时钟周期#3的外部时钟信号extCLK的上升沿，行寻址选通信号/RAS和写入允许信号/WE设置为高电平，而列寻址选通信号/CAS设置为低电平。被叫作读出指令的这些控制信号状态的组合此时随同步外加的寻址信号进行列选择操作，并从选择存贮单元中读出数据。

在读出数据时，在内部不进行列选择，为向外读出该选择列上的选择存贮块的数据，在内部的数据输送需要时间。在时钟信号#4输出初始数据，在时钟周期#5的时钟信号extCLK的上升沿，输出数据Dout是确定的。然后，在内部，以最初的寻址信号作为开头地址，以预定的序列生成寻址信号，进行列选择，连续地读出数据。因此，在时钟周期#6、#7和#8的外部时钟信号extCLK的每一个上升沿，数据都是确定的，并通过外部设备取样。

从施加读出指令到出现有效数据的时钟周期数称作一个CAS等待时间。施加一个读出指令时连续读出的数据个数(每一个数据输出端)称作脉冲串长度，图21表示了以CAS等待时间为2、脉冲串长度为4时为例的读出动作。

在时钟周期#9的外部时钟信号extCLK的上升沿，行寻址选通信号/RAS和读允许信号/WE设为低电平，列寻址选通信号/CAS设为高电平。这些控制信号的状态的组合称作一个预充电指令，指示行列的预充电动作。即，在内部的选择行被驱动到非选择状态，存贮块行列回复到预定的预充电状态，该同步半导体存贮装置进入等待(standby)状态。

如图21所示，通过与外部时钟信号extCLK同步取出外部信号，对外部时钟信号extCLK决定各控制信号的确定时序，对于控制信号的偏斜(skew)无须考虑时间容限，由此使得内部动作以快速的时序进行，可以进行高速存取。另外，由于输出的数据Dout与外部时钟信号extCLK同步，所以，可以进行高速的数据传送。

图22是现有同步半导体存贮装置中与数据读出相关部分的结构简略示意图。图22中，现有同步半导体存贮装置包括：具有多个排列成行和列的存贮块的存贮块阵列900；与时钟信号同步取入外加寻址信号并生成内部行和列寻址信号的寻址输入缓存器902；根据从寻址输入缓存器902接收的内部行寻址信号把存贮块阵列900中的被指定的寻址行(字线)驱动到选择状态的行选择电路904；根据从寻址输入缓存器902来的内部列寻址信号选择存贮块阵列900中的被指定寻址的列(位线对)的列选择电路906；数据读出时用于读出由列选择电路906选择的列上的存储器单元数据的读出电路908；在激活时与内部时钟信号CLKO同步地接收从读出电路908来的、读出数据RD并进行缓存处理、生成外部数据Dout的输出电路910；对外加时钟信号extCLK进行缓存处理、产生内部信号intCLK和CLKO的时钟缓存器912；判断与内部时钟信号intCLK同步的外加的控制信号/RAS、/CAS和/WE的逻辑状态、并产生表示判断结果的信号的指令解码器914；和用于执行由从指令解码器914来的输出信号指定的动作的控制电路916。

控制电路916包括：在提供从解码器914来的与行选择动作有关的动作模式指令(激活指令和预充电指令)时激活、并控制与行选择相关的电路的动作的行控制电路916a；如果提供来自解码器914的与列选择有关的指令(读出指令和指示数据写入的写入指令)就激活、并控制与列选择有关的电路的动作的控制电路916b；以及根据来自列控制电路916b的读出允许信号OEMF激活输出电路910的输出控制电路916c。当来自输出控制电路916c的输出允许信号(即输出缓存器允许信号)OEM激活时，输出电路910被激活，输出与内部时钟信号CLKO同步的数据Dout。

行控制电路916控制寻址输入缓存器902、行选择电路904、图中未示出的位线预充电电路和传感放大器电路的动作，但在用22中只示出了控制行选择电路904的动作。列控制电路916b在施加存取指令(读出指令和写入指令)时，激活读出允许信号OEMF。该读出允许信号OEMF激活时，进行列选择和内部数据的读出。列选择电路906包括列解码器和将选择列与内部数据线连接的I/O门。读出电路908包括使内部数据线上的数据放大的预放大器电路。根据上述内部构成的该读出电路可以含有传送与内部时钟信号intCLK同步的、预放大电路的输出信号的传送门。

输出电路910包括：取入由读出电路908提供的与内部时钟信号CLKO同步的读出数据RD的门电路；和在输出允许信号OEM激活时对该门电路的输出信号进行缓存处理并输出的输出缓存器。列控制电路916b确定寻址输入缓存器902的列地址取入的时序，但在图22中，为了图面简化，未示出。

图23示出了图22中所示的时钟缓存器912的结构的一个实例。

图23中的时钟缓存器912包括：对外部时钟信号extCLK进行缓存处理并产生内部时钟信号intCLK的缓存电路912a；和对外部时钟信号extCLK进行缓存处理并产生读出用内部时钟信号CLKO的缓存电路912b。内部时钟信号intCLK和读出用的内部时钟信号CLKO是互相同步的。这些内部时钟信号intCLK和CLKO是一直产生的(不使用时钟允许信号时)。

图24示出了图22所示列控制电路916b中所含的OEMF信号产生电路结构的一例。图24中的OEMF信号产生电路包括：与内部时钟信号intCLK同步动作并把数据读出指示信号/READ延迟一个脉冲串长度的脉冲串长度计数器920a；在其输出端之一接收数据读出指示信号/READ的NAND电路920b；和接收脉冲串长度计数器920a输出的复位信号/RST和NAND电路920b的输出信号的NAND电路920c。NAND电路920b的另一输入端接收NAND电路920c的输出信号，并输出读出允许信号OEMF。在施加读出指令时，读出指示信号/READ在预定期间置于低电平。脉冲串长度计数器920a与内部时钟号intCLK同步动作，在脉冲串长度期间使读出指示信号/READ移位，在脉冲串长度期间过后使复位信号/RST激活。下面参照图25所示的时序图说明图24所示的OEMF信号产生电路的动作。

如果在外部时钟信号extCLK的上升沿施加读出指令，则图22所示的指令解码器914与内部时钟信号intCLK同步地检测出读出指令的施加，在预定期间把读出指令信号/READ驱动到低电平的激活状态。响应该读出指令信号/READ的激活，来自NAND电路920b的读出允许信号OEMF成为高电平的激活状态。复位信号/RST处于高电平，NAND电路920c在两输入端接收高电平信号，把输出信号驱动到低电平。由此，即使读出指令信号/READ上升到高电平，读出允许信号OEMF也能保持高电平的激活状态。读出允许信号OEMF处于激活状态时，在列控制电路916b的控制下进行存储单元列的选择和被选择存储单元的数据读出。计算脉冲串长度时间(图25表示脉冲宽度为4时的动作)的脉冲串长度计数器920a在从提供读指令开始经过4个时钟周期后，与内部时钟信号intCLK同步地驱动复位信号/RST，使其在一个时钟周期内驱动到低电平的激活状态。当复位信号/RST降至低电平时，NAND电路920c的输出信号为高电平，其两输入信号为高电平的NAND电路920b将读出允许信号OEMF驱动至低电平。由此，NAND电路920c的输出信号被定为高电平，即使复位信号/RST回复到高电位，读出允许信号0EMF也可以保持非激活状态。

通过在脉冲串长度期间激活读出允许信号OEMF，读出长为脉冲串长度的数据。

图26是表示图22所示的输出控制电路916c和输出电路910的结构的一个实例。图26所示的输出控制电路916c包括将图22所示列控制电路916b输出的读出允许信号OEMF延迟内部时钟信号intCLK(CAS等待时间-1)时钟周期(CAS等待时间-1)的时钟移位器916ca。(CAS等待时间-1)时钟移位器916ca不和内部时钟信号intCLK同步移位动作，将读出允许信号OEMF延迟(CAS等待时间-1)时钟周期，产生输出允许信号(输出缓存允许信号)OEM。

输出电路910包括：与内部时钟信号CLKO同步动作、从图22所示读出电路908取入并锁存内部读出数据的门电路910a；和在输出允许信号OEM激活时被激活，并向装置外部输出门电路910a的锁存数据DD的输出缓存电路910b。

门电路910a包括：在内部时钟信号CLKO为高电平时激活、使内部读出数据RD反转的三态反相缓存器910aa；使三态反相缓存器910aa的输出信号反相并把内部数据DD加到输出缓存电路910b的反相电路910ab；和使反相电路910ab的输出数据DD反相并传送到反相电路910ab的输入部分的反相电路910ac。反相电路910ab和910ac构成一个反相锁存器。

输出缓存电路910b包括：使数据DD反相的反相电路910ba；接收输出允许信号OEM和数据DD的AND电路910bb；接收反相电路910ba的输出信号和输出允许信号OEM的AND电路910bc；当AND电路910bb的输出信号为高电平时导通并产生电源电压Vcc电平的输出数据Dout的n沟道MOS晶体管910bd；和当AND电路910bc的输出信号为高电平时导通并产生大小为接地电压Vss电平的输出数据Don’t的N沟道MOS晶体管910be。AND电路910bb和910bc通常都是由NAND电路和反相电路构成。下面参照图27所示的时序图说明图26所示的控制电路916c和输出电路910的动作。

内部时钟信号intCLK和CLKO与外部信号extCLK同步产生。因此，门电路910a的三态反相缓存器910aa一直反复进行激活/非激活动作，反复取入/锁存内部读出数据RD。

在时钟周期#0施加读出指令时，在时钟周期#0中，读出允许信号OEMF处于高电平激活状态。下面说明CAS等待时间为2、脉冲串长度为4时的动作。随着该读出允许信号OEMF的激活，在列控制电路916b的控制下进行存储单元的选择，读出被选存储单元的数据。

在时钟周期#1，响应于内部时钟信号CLKO的上升，内部读出数据RD被取入门电路910a，响应于其下降，内部读出数据RD被锁存。由于CAS等待时间为2，来自(CAS等待时间-1)时钟移位器916ca的输出允许信号OEM在时钟周期#1与内部时钟信号intCLK同步地成为激活状态。当输出允许信号OEM处于高电平的激活状态时，输出缓存器电路910b被激活而处于输出低阻抗状态，对从门电路910a施加的数据进行缓存处理并输出。

由于脉冲串长度为4，所以，读出允许信号OEMF在时钟周期#4中处于非激活状态，读出电路908(参照图22)的读出动作被停止。另一方面，内部时钟信号CLKO总是产生，反复进行内部读出数据RD的取入和锁存动作。因此，在时钟周期#4中，门电路910a与内部时钟信号CLKO的上升同步地取入最后的脉冲串长度的数据，与内部时钟信号CLKO的下降同步地锁存它。该脉冲串长度的最后数据输出后，在时钟周期#5中，输出允许信号OEM处于低电平的非激活状态，输出缓存器电路910b处于输出高阻抗状态。由此，脉冲串长度4的数据与外部时钟信号extCLK同步地顺序输出。

图27所示时序图中用斜线所示的区域是无效数据区。

图28是现有同步半导体存储装置的另一结构图。图28所示同步半导体存储装置与图22所示半导体存储装置的差别在于图28所示装置具有屏蔽从输出电路910来的数据输出的功能，也就是说，图28所示同步半导体存储装置包含内部屏蔽信号发生电路930，响应于外加数据输出屏蔽指令DQM，与内部时钟信号intCLK同步地产生内部屏蔽指示信号DQMO并施加给输出控制电路916c。当来自内部屏蔽指令信号发生电路930的内部屏蔽指令信号DQMO处于激活状态并显示数据输出被屏蔽时，输出控制电路916c驱动输出允许信号OEM至非激活状态，并设置输出电路910为高阻抗状态。其它部分的结构与图22所示的相同，对应部分采用相同的标号。

图29是图28所示内部屏蔽信号发生电路930的结构简图。图29所示内部屏蔽信号发生电路930包括：接收并缓存处理外加数据屏蔽指令DQM的输入缓存器930a；当来自输入缓存器930a的信号处于激活状态时，响应于内部时钟信号intCLK的上升产生单触发脉冲信号的单触发脉冲发生电路930b；和与内部时钟信号intCLK同步地锁存来自单触发脉冲发生电路930b的单触发脉冲信号DQMOF的锁存电路930c。

在图29所示的内部屏蔽指令信号发生电路930的结构中，当外加屏蔽指令DQM处于激活状态时，下一时钟周期的数据输出被屏蔽。

图30是图29所示的单触发脉冲发生电路930b的结构的一个例子。图30所示单触发脉冲发生电路930b包括：接收内部时钟信号intCLK和输入缓存器的输出信号DQMi的AND电路930ba；把AND电路930ba的输出信号反相并延迟预定时间的反相延迟电路930bb；和接收AND电路930ba的输出信号和反相延迟电路930bb的输出信号并输出信号DQMOF的AND电路930bc。图29所示输入缓存器930a的输出信号DQMi被激活时是高电平。因此，如果内部时钟信号intCLK上升到高电平的话，当施加屏蔽指令时，AND电路930ba的输出信号上升到高电平。在预定期间内信号DMOF成为高电平的激活状态。

图30所示单触发脉冲发生电路的结构可用置位/复位双态触发器替换，当AND电路930ba的输出信号为高电平时进行设置，预定时间结束后进行复位。该置位/复位双态触发器输出信号DQMOF。

图31所示是图29所示的锁存电路930c的结构的一例。图31中的锁存电路930c包括：使信号DQMOF反相的反相器930ca；接受内部时钟信号intCLK和信号DQMOF的NAND电路930cb；接受反相器930ca的输出信号和内部时钟信号intCLK的NAND电路930cc；在其输入端之一的NAND电路930cb的输出信号的NAND电路930cd；和接受NAND电路930cc和930cd的输出信号的NAND电路930ce。从NAND电路930cd输出内部屏蔽指令信号DQMO。

在图31所示的锁存电路930c中，当内部时钟信号intCLK为高电平时，NAND电路930cb和930cc作为反相器动作，使信号DQMOF通过。NAND电路930cd和930ce构成锁存电路，锁存从NAND电路930cd和930cc施加的信号。当信号DQMOF激活时，被与内部时钟信号intCLK同步地取入到该锁存电路，并在这一时钟周期期间保持锁存状态。接着，参照图32的波形图描述图29到31中所示的内部屏蔽指令信号发生电路930的动作。

在时钟周期#0，外加屏蔽指示DQM被驱至高电平，并在时钟周期#1的外加时钟信号extCLK的上升沿保持为高电平。内部时钟信号intCLK与外部时钟信号extCLK同步地产生，响应于来自图30所示的单触发脉冲发生电路930b的内部时钟信号intCLK的上升，信号DQMOF在预定期间内成为高电平。当内部时钟信号intCLK是高电平时，锁存电路930c取入所加信号。因此，高电平的信号DQMOF被取入锁存电路930c，内部屏蔽指令信号DQMO上升至高电平。内部时钟信号intCLK为高电平时，信号DQMOF保持高电平。当内部时钟信号intCLK降为低电平时，NAND电路930b和930cc的输出信号为高电平，锁存电路930c成为锁存状态。

在时钟周期#2，内部时钟信号intCLK再次上升到高电平。如果在该上升期间，外加屏蔽指令DQM是低电平，来自单触发脉冲发生电路930b的信号DQMOF也处于低电平，使得来自锁存电路930c的内部屏蔽指示信号DQMO被与内部时钟信号inCLK同步地驱至低电平。与内部屏蔽指令信号DQMO一致，输出允许信号OEM也不被激活。因而，当在时钟周期#1的上升沿从外部施加屏蔽指令时，在时钟周期#2输出的数据被屏蔽。

图33概略地示出了图28所示输出控制电路916c的结构。图33中，输出控制电路916c包括：把来自列控制电路916(参见图28)的内部读出允许信号OEMF延迟(OAS等待时间-2)时钟周期的时钟移位器940a；使内部屏蔽指示信号DQMO反相的反相器940b；接收(CAS等待时间-2)时钟移位器940a和反相器940b的输出信号的AND电路940c；把AND电路940c的输出信号延迟内部时钟信号intCLK的一个时钟周期的单时钟移位器940d。从单时钟移位器940d输出允许信号OEM。

(CAS等待时间-2)时钟移位器940a和单时钟移位器940d都是与内部时钟信号intCLK同步地进行移位操作的电路，其基本结构和图31所示锁存电路相同。

输出电路的结构与前面的图26中所示的相同。当来自单时钟移位器940d的输出允许信号OEM处于激活状态时，输出电路与内部时钟信号intCLK同步地输出数据。

图34是说明图28所示型同步半导体存储器装置的数据读出时序的时序图。图34示出了CAS等待时间为2、脉冲宽度为4时的数据读出的操作。CAS等待时间为2时，图33所示的(CAS等待时间-2)时钟移位器940a不进行延迟，使得读出允许信OEMF和(CAS等待时间-2)时钟移位器940a的输出信号在同一时刻产生。下面，参照图28到图34描述图28所示的同步半导体存储装置的数据读出动作。

在时钟周期#0施加读出指令。根据该读出指令，读出允许信号OEMF在从时钟周期#0起的一个脉冲串长的期间被驱至高电平的激活状态。此时，来自(CAS等待时间-2)时钟移位器940a的信号OEMFS也同样地被驱至高电平的激活状态。根据读出允许信号OEMF，在内部进行存储单元列的选择和内部数据的读出。

在时钟周期#1的时钟信号extCLK的上升沿，外加屏蔽指示信号DQM设为高电平，提供屏蔽数据输出的指示。与该数据输出屏蔽指令相响应，内部屏蔽指令信号DQMO在时钟周期#1的一个时钟周期里上升为高电平，图33所示反相器940b的输出信号也达到高电平。输出允许信号OEM自时钟周期#1起变为激活状态。即使内部屏蔽指令信号DQMO被激活，该信号也被加在图33所示的单时钟移位器940d上，所以，输出允许信号OEM在时钟周期#1保持激活状态。由此，根据读出电路在内部读出的读出数据RD，内部读出数据DD在输出电路产生并向外输出。

在时钟周期#2，来自图33所示单时钟移位器940d的输出允许信号OEM根据内部掩避指令信号DQMO，在一个时钟周期内达到低电平的非激活状态，使得输出电路达到输出高阻抗状态。尽管内部读出数据RD在输出电路中传输，但并不向外输出，数据输出被掩蔽了。数据输出屏蔽指令DQM只在时钟周期#1中外加时钟信号extCLK的上升沿被激活。因此，在时钟周期#2、#3、#4，内部屏蔽指令信号DQMO又变为非激活状态，使得在时钟周期#3和#4，输出允许信号又达到高电平的激活状态，在输出电路中，根据内部读出数据RD，生成内部读出数据DD并向外输出。

如图34所示，数据输出屏蔽指令DQM在时钟周期#1激活，使得第二个时钟周期的数据输出被屏蔽。由此，外部处理器可以只取入必要的数据。

在图26所示的输出控制电路和输出电路的结构中，当输出允许信号OEM从低电平变为高电平时，如果来自门电路的数据DD不确定，即内部数据DD的设置时间ts相对于输出允许信号OEM不足够长的话，如图27的Dout2所示，输出了无效数据。如果内部数据DD的设置时间ts相对于输出允许信号OEM的上升沿是足够长的，内部数据DD在输出允许信号OEM激活时已是确定状态，如图27的输出数据Dout1所示，在开头的数据中不会输出无效数据。

当输出允许信号OEM从高电平变为低电平的非激活状态时，内部数据DD必须保持不变。因此，如果内部数据DD的保持时间tH相对于输出允许信号OEM的非激活短时，如图27所示，将无效数据输出到输出数据Dout1中。如果保持时间tH足够长，如图27中的输出数据Dout2所示，无效时间不输出。

内部数据DD与内部时钟信号CLKO同步地取入输出电路，输出允许信号OEM也与内部时钟信号的intCLK同步变化，这些内部时钟信号CLKO和intCLK都由外部时钟信号extCLK产生，且彼此同步。因此，这些输出允许信号OEM和内部数据DD基本上在相同的时钟里变化，使得设置时间tS和保持时间tH难以充分地延长。因此，产生内部数据DD和输出允许信号OEM的时序彼此之间在整体上是偏移的，其结果是：输出允许信号OEM相对于内部数据DD仅仅前移或后移，因此，设置时间tS减少或保持时间tH都减小，使得得到如图27所示的输出数据Dout1或Dout2那样的输出数据，难以清除无效数据。

如果该无效数据满足与外部时钟信号extCLK对应的设置时间和保持时间以及存取时间(即从读出指令的施加到读出无效指令的时间)的规格值，由于数据处理时无效数据没被取样，有效数据被正确取样，就不会出现什么问题。然而，如果无效数据输出了，由于输出数据Dout在短期间内变化，在输出电路中出现电源噪声，造成电路误操作。特别是，如果电源噪声出现在***电源中，在处理和采样数据时动作电源电压变化，导致误操作(如高/低电平的误判定、数据的输入和输出时钟之间的偏差造成的电路误操作)。因此，不能精确地进行数据处理，也不可能构造成正确动作的***。如果出现了这种无效数据，就必须在确定存取时间时考虑无效数据的容限，由此导致存取时间不能减小。

在使用图33所示的输出控制电路进行数据输出时，和在图27中已讨论过的一样，由于对开头的和最后的数据的设置和保持时间，输出允许信号OEM就会出现数据屏蔽的问题。也就是说，如图31所示，内部数据屏蔽信号DQMO与内部时钟信号intCLK同步地变化。因此，由于输出允许信号OEM也与内部时钟信号intCLK同步地变化，当施加数据屏蔽指示时，对应于输出允许信号的非激活和激活的设置和保持时间就成为问题。即，如图34所示，如果对于时钟周期#2的输出允许信号OEM的去激活，内部数据DD(0)的保持时间tH短，在数据输出屏蔽时就出现无效数据(输出数据Dout1)。如果在时钟周期#3中输出允许信号OEM激活时，第三数据(2)的设置时间ts短，从图34的输出数据Dout2可看出，也会同样地输出无效数据。因此，当数据输出被屏蔽时，输出无效数据，电源噪声等造成电路误操作。

本发明的目的在于提供包括能够可靠地防止输出无效数据的输出电路的同步型半导体存储装置。

本发明的又一目的是提供一种输出控制电路，它可以可靠地保证内部数据相对于输出允许信号的设置时间和保持时间。

简言之，根据本发明的半导体存储装置具有可以只把有效数据传入输出缓存电路的结构。即，把内部读出数据传入输出缓存电路的门电路仅在必要的期间导通。

更具体地，根据本发明的半导体存储装置，包括：多个存储单元；使多个存储单元中被选择的存储单元的数据通过的门电路；数据输出允许时把从门电路来的数据向外输出的输出电路；和与时钟信号同步地使门电路导通的输出控制电路。该输出控制电路包含响应于数据不允许输出、不依赖于时钟信号地使门电路处于不导通状态的单元。

在数据输出不允许时(即不允许从输出电路来的数据输出时)，向输出缓存电路传输读出数据的门电路不依赖于时钟信号地被截止，以防止数据向输出电路传输。由此，只有要向外输出的数据被传输到输出电路，这样，就能防止无效数据输出到外部。

在下面的结合附图对本发明作的详细描述中，本发明的上述和其它目的、特征和优点更加显而易见。

图1是根据本发明实施方案1的半导体存储装置的整体结构示意图。

图2A是图1所示的时钟输入缓存器结构的一例，图2B是表示图2A所示电路的动作的信号波形图。

图3A是图1所示时钟输入缓存器的另一结构例的图，图3B是其动作的波形图。

图4A是图1所示时钟输入缓存器的又一结构例的图，图4B是其动作的波形图。

图5是根据本发明实施方案1的半导体存储装置的主要部分的结构示意图。

图6是图5所示(CAS等待时间-2)时钟移位器的结构示意图。

图7是图6所示电路的动作的信号波形图。

图8A是图5、图6中的单时钟移位器的结构例的图，图8B是其时序图。

图9是图5所示电路的操作的时序图。

图10是根据本发明实施方案2的半导体存储装置的主要部分的结构示意图。

图11是图10所示电路的动作的时序图。

图12是根据本发明实施方案3的半导体存储装置的主要部分的结构示意图。

图13是图12所示电路的动作的时序图。

图14是根据本发明实施方案4的半导体存储装置的主要部分的结构示意图。

图15是图14所示电路的操作的时序图。

图16是根据本发明实施方案5的半导体存储装置的主要部分的结构示意图。

图17是图16所示电路的动作的时序图。

图18是根据本发明实施方案6的半导体存储装置的主要部分的结构示意图。

图19是图18所示电路的动作的时序图。

图20是图19所示动作波形图所示的实现锁存的电路结构示意图。

图21是现有技术的同步型半导体存储装置的数据读出操作的时序图。

图22是现有技术的同步型半导体存储装置的整体结构的示意图。

图23是图22所示的时钟缓存器的结构示意图。

图24是图22所示产生信号OEMF的部分的结构示意图。

图25是表示图24所示电路的动作的时序图。

图26是图22所示输出控制电路和输出电路的结构示意图。

图27是图26所示电路的动作的时序图。

图28是现有技术的半导体存储装置的另一结构示意图。

图29是图28所示内部屏蔽指示信号产生电路的结构示意图。

图30是图29所示单触发脉冲产生电路的结构例的图。

图31是图29所示锁存电路的结构示意图。

图32是图29到图31所示的电路动作的时序图。

图33是图28所示输出控制电路的结构示意图。

图34是图28所示半导体存储装置的数据读出动作的时序图。

(实施方案1)

图1是根据本发明实施方案1的同步半导体存储装置的数据读出部分的结构示意图。与现有技术相同，图1所示的同步半导体存储装置包括：存储单元阵列900，用于选择存储单元阵列900中的被选址的列的列选择电路906；从列选择电路906选择的存储单元中读出数据的读出电路908；和把来自读出电路908的内部读出数据RD以输出数据Dout的形式向外输出的输出电路910。与图26所示的结构相同，输出电路910包括：响应于时钟信号导通，从内部读出数据RD产生内部数据DD的门电路910a；把内部数据DD缓存处理，产生输出数据Dout的输出缓存器910b。

该同步型半导体存储器装置进一步包括：接受外部时钟信号extCLK，并产生与外部时钟信号extCLK同步的内部时钟信号intCLK的时钟输入缓存器2；接收外加控制信号/RAS、/CAS和/WE，并判定这些控制信号的逻辑状态以识别外加指令的指令解码器914；和根据从指令解码器914来的内部读出指示信号/READ控制列选择操作的列控制电路916。列控制电路916b包括：产生信号OEMF的OEMF信号产生电路920,OEMF信号根据来自指令解码器914的内部读出指令信号/READ，在一个脉冲宽度期间被激活；和选择/读出控制电路921，它在信号OEMF激活时激活，以控制列选择电路906和读出电路908的动作。OEMF信号产生电路920的结构和图24所示相同。

该同步型半导体存储器装置还包括：数据输出控制电路1，它接收来自OEMF信号产生电路920的信号OEMF和外加数据输出屏蔽指示DQM，并产生用于数据输出的内部时钟信号intCLKO和输出允许信号OEM。数据输出控制电路1向输出电路910所含的输出缓存器910b施加输出允许信号(输出缓存器允许信号)OEM，向门电路910a施加用于输出的内部时钟信号intCLK。当数据输出被屏蔽和输出允许信号OEM向非激活状态变化时，数据输出控制电路1使门电路910a成为非导通状态，以禁止将从读出电路908来的内部读出数据RD向输出缓存器910b传输。当输出允许信号OEM激活时，在输出缓存电路910b激活前的时刻，门电路910a被驱至导通状态。由此，如后所述，防止了不必要的数据传输造成的无效数据的向外输出。下面将描述不同部分的结构。

(时钟输入缓存器)

图2A是图1所示时钟输入缓存器2的结构的一例的图。在图2A中，时钟输入缓存器2包括：接收外加时钟信号extCLK和时钟允许信号ENABLE的NAND电路2a；把NAND电路2a的输出信号反相并生成内部时钟信号intCLK的反相电路2b。时钟允许信号ENABLE可以是外加时钟允许信号，也可以是指定特定的动作模式(例如停电模式)时内部产生的信号。

在图2A所示的时钟输入缓存器2的结构中，当时钟允许信号ENABLE为低电平的非激活状态时，如图2B的动作波形图所示，NAND电路2a的输出信号固定在高电平，内部时钟信号intCLK固定在低电平。因此，当时钟允许信号ENABLE非激活时，内部电路不开始新的动作，仍保持上一状态。所以，内部电路不动作，不进行信号线的充、放电，使电流消耗下降，当同步半导体存储装置处于诸如掉电或静寂(sleep)模式，长时间保持待机状态时，时钟允许信号ENABLE保持非激活以降低电流消耗。当时钟允许信号ENABLE上升到高电平时，NAND电路2a作为反相电路动作，根据外部时钟信号extCLK产生内部时钟信号intCLK。

(时钟输入缓存器2)

图3A是图1所示时钟输入缓存器的另一种结构。在图3A中，时钟输入缓存器2包括：把外部时钟信号extCLK延迟一设定时间并反相的反相延迟电路2c；接收外部时钟信号extCLK和反相延迟电路2c的输出信号的NAND电路2d；和把NAND电路2d的输出信号反相并生成内部时钟信号intCLK的反相器2e。反相延迟电路2c的延迟时间比外加时钟信号extCLK处于高电平的时间短。

在图3A所示的时钟输入缓存器2中，如图3B的波形图所示，当外部时钟信号extCLK上升到高电平时，反相延迟电路2c的输出信号仍然处于高电平，NAND电路2d的输出信号变为低电平，使得反相器电路2e把内部时钟信号intCLK驱动到高电平。当反相延迟电路2c的延迟时间结束时，反相延迟电路2c的输出信号降为低电平，使得NAND电路2d的输出信号变为高电平，内部时钟信号intCLK变为低电平。在图3A所示的时钟输入缓存器2的结构中，内部时钟信号intCLK是与外部时钟信号extCLK同步且具有一定的脉冲宽度的信号。因此，即使外部时钟信号extCLK的脉冲宽度由于噪音影响而变化，内部时钟信号的intCLK也具有不变的脉冲宽度。与内部时钟信号intCLK同步动作的电路可以精确地动作，而不受对外部时钟信号extCLK造成影响的噪音的影响。

(时钟输入缓存器3)

图4A所示是时钟输入缓存器的又一构成。在图4A中，时钟输入缓存器2包括：由奇数及反相器构成的把外部时钟信号extCLK延迟一设定的时间并反相的反相延迟电路2f；接收时钟允许信号ENABLE、外部时钟信号extCLK和反相延迟电路2f的输出信号的NAND电路2g；和把NAND电路2g的输出信号反相并产生内部时钟信号intCLK的反相器电路2h。反相延迟电路2f的延迟时间比外部时钟信号extCLK处于高电平时的时间短。

在图4A所示的时钟输入缓存器的结构中，当时钟允许信号ENABLE处于低电平时，如图4B的动作波形图所示，NAND电路2g的输出信号固定在高电平，内部时钟信号intCLK固定在低电平。因此，在这种状态下，内部电路停止动作。

当时钟允许信号ENABLE上升为高电平时，与图3A所示的时钟输入缓存器结构相同，内部时钟信号intCLK与外部时钟信号extCLK的上升同步地上升到高电平。当反相延迟电路2f的延迟时间结束时，内部时钟信号intCLK降为低电平。因此，在图4A所示时钟输入缓存器的结构中，内部电路的动作根据时钟允许信号ENABLE停止以降低电流耗费，在产生了内部时钟信号intCLK时，内部时钟信号具有一定的脉冲宽度，使内部电路的动作时序稳定不变。

图2A、3A和4A所示的时钟输入缓存器的结构都可以采用，而且，与现有技术相同、仅仅缓存处理外部时钟信号的缓存器也可以采用。

(数据输出控制电路的构成1)

图5是图1所示数据输出控制电路1和输出电路的结构示意图。输出电路910的门电路910a和输出缓存器电路910b与图26所示的现有输出电路具有相同的结构。相应的部分采用相同的参考编号，不再赘述。

图5中的数据输出控制电路1包括：根据外加数据输出屏蔽指示DQM产生内部屏蔽指令信号DQMO的内部屏蔽指示信号产生电路1a；把来自图1所示OEMF信号产生电路的读出允许信号OEMF延迟(CAS等待时间-2)个时钟周期的(CAS等待时间-2)时钟移位器1b；使内部屏蔽指令信号DQMO反相的反相器电路1c；接收(CAD等待时间-2)时钟移位器1b和反相器电路1c的输出信号的AND电路1d；把AND电路1d的输出信号延迟内部时钟信号intCLK的一个时钟周期的单时钟移位器1e；根据来自单时钟移位器1e的输出允许信号OEM和内部时钟信号intCLK控制门电路910a的导通/非导通状态的控制逻辑门1f；把来自单时钟移位器1e的输出允许信号OEM延迟一个预定时间后向输出缓存电路910b施加的延迟电路1g。

内部屏蔽指令信号产生电路1a具有和图29到图31所示的内部屏蔽指示信号产生电路相同的结构。当外加数据输出屏蔽指示DQM激活时，与内部时钟信号intCLK同步地把内部屏蔽指令信号DQMO激活一个时钟周期。

AND电路1d包括：接收反相器电路1c的输出信号和(CAS等待时间-2)时钟移位器1b的输出信号OEMFS的NAND门；和接收该NAND门的输出信号的反相器。控制逻辑门1f包括接收内部时钟信号intCLK和输出允许信号OEM的NAND门和接收该NAND门的输出信号的反相器，并产生彼此互补的输出用内部时钟信号CLKO和/CLKO。当内部时钟信号intCLK和输出允许信号OEM处于高电平、允许数据输出时，控制逻辑门1f允许门电路910a包含的三态反相缓存器910aa从读出电路中取入数据RD，并施加给输出缓存电路910b。

图6是图5所示(CAS等待时间-2)时钟移位器1b的结构示意图。图6中的(CAS等待时间-2)时钟移位器1b包括：与内部时钟信号intCLK同步地把读出允许信号OEMF延迟一个时钟周期的单时钟移位器1ba；与内部时钟信号intCLK同步地把单时钟移位器1ba的输出信号延迟一个时钟周期的单时钟移位器1b；当表示CAS等待时间为4的信号CL4和/CL4激活时使单时钟移位器1bb的输出信号经过的三态缓存器1bc，当表示CAS等待时间为3的信号CL3和/CL3激活时使单时钟移位器1ba的输出信号经过的三态缓存器1bd；当表示CAS等待时间为2的信号CL2和/CL2激活时使读出允许信号OEMF通过的三态缓存器1be；接收并反转三态缓存器ibc、1bd和1be的输出信号并产生信号OEMFS的反相器1bf。

图7是图6所示(CAS等待时间-2)时钟移位器1b的动作的时序图。下面参照图6和图7说明该动作。

施加读出指令时，从其外部时钟信号的时钟周期(即内部时钟信号intCLK的时钟周期#0)开始，在脉冲串长度期间内，读出允许信号OEMF为高电平。在图7所示的例子中，脉冲串长度为4，读出允许信号OEMF在四个时钟周期的时期内处于高电平的激活状态，在内部时钟信号intCLK的时钟周期#4中，读出允许信号OEMF变为低电平的非激活状态。

当CAS等待时间(CL)为2时，三态缓存器1be(见图6)动作，其它的三态缓存器1bc和1bd保持高输出阻抗状态。因此，当CAS等待时间为2时，读出允许信号OEMF被三态缓存器1be和反相器1bf选择，在从内部时钟信号intCLK的时钟周期#0开始的脉冲宽度期间内成为高电平的激活状态。

当CAS等待时间为3(CL=3)时，三态缓存器1bd动作，其它的三态缓存器1bc和1be处于高输出阻抗状态。因此，单时钟移位器1ba的输出信号被选择，向外输出信号OEMFS，从内部时钟信号intCLK的时钟周期#1开始信号OEMFS变为高电平的激活状态，在时钟周期#5变为低电平的非激活状态。

当CAS等待时间为4(CL=4)时，三态缓存器1bc动作，三态缓存器1bd和1be变为输出高阻抗状态。因此，通过单时钟移位器1ba和1bb的信号被选择，向外输出信号OEMFS。即，当CAS等待时间为4时，产生比读出允许信号OEMF向后延迟两个时钟周期的信号OEMFS。即，在内部时钟信号的周期#2到周期6的期间，信号OEMFS处于高电平的激活状态。通过用三态缓存器1bc-1be调节读出允许信号的移位时间(延迟时间)，可以根据CAS等待时间调节信号OEMFS的激活时间，可以用一个半导体存储装置对付多个CAS等待时间。

图8A是图6所示单时钟移位器1ba、1bb和图5所示单时钟移位器1e的结构的图。图8A示出了它们共同的结构，输入信号和输出信号分别用符号IN和OUT表示。图8A中的单时钟移位器包括：使输入信号IN反相的反相器1xa；通过反相器1xa接收内部时钟信号intCLK和输入信号IN的NAND电路1xb；接收来自反相器1Xa的内部时钟信号/intCLK和反相器1xa的输出信号的NAND电路1xc；在其输入端之一接收反相器1xb的输出信号的NAND电路1xb；以及接收NAND电路1xc的输出信号和NAND电路1xd的输出信号ΦA的NAND电路1xf。NAND电路1xf的输出信号加在NAND电路1xd的另一输入端。NAND电路1xd和1xf形成一个触发器。

单时钟移位器进一步包括：接收内部时钟信号intCLK和NAND电路1xd的输出信号ΦA的NAND的电路1xg；接收内部时钟信号intCLK和NAND电路1xf的输出信号的NAND电路1xh；在其输入端之一接收NAND电路1xg的输出信号的NAND电路1xi；接收NAND电路1xh和1xi的输出信号的NAND电路1xj。NAND电路1xj的输出信号加在NAND电路1xi的另一输入端上。从NAND电路1xi’输出输出信号OUT。接着，参照图8B的时序图描述图8A所示的单时钟移位器的动作。

在时钟周期#a中，输入信号IN上升为高电平。此时，内部时钟信号/intCLK处于低电平，NAND电路1xb和1xc的输出信号固定在高电平，使信号ΦA状态不变。因此，输出信号OUT状态不变，保持低电平。

在该时钟周期#a，内部时钟信号intCLK降为低电平时，对应的内部时钟信号intCLK上升为高电平，NAND电路1xb和1xc分别用作反相器，输入信号IN通过NAND电路1xb加在NAND电路1xd上，使得信号ΦA状态变化。此时，内部时钟信号intCLK处于低电平，NAND电路1xg和1xh的输出信号固定在高电平，输出信号OUT的状态不变。因此，由NAND电路1xb、1xc、1xd和1xf实现了具有1/2时钟周期的延迟的延迟电路。

在时钟周期#b，如果内部时钟信号intCLK上升到高电平的话，NAND电路1xg和1xh作为反相器动作，并使信号ΦA通过，使得输出信号OUT相应变化。该动作重复进行，当输入信号IN处于高电平时，输出信号OUT保持高电平。

在时钟周期#c，输入信号IN降至低电平时，响应于时钟周期#c中内部时钟信号intCLK的下降，输入信号IN被传输，内部信号ΦA状态改变。内部时钟信号intCLK处于低电平时，输出信号OUT的状态不变。当内部时钟信号intCLK在时钟周期#d上升为高电平时，信号ΦA通过NAND电路1xg传输，输出信号OUT状态改变。因此，通过移位操作，可以得到把输入信号IN延迟内部时钟信号intCLK的一个时钟周期所得到的输出信号OUT。

下面，参照图9的时序图描述图5所示数据输出控制电路和输出电路的动作。图9是CAS等待时间为2、脉冲串长度为4时的数据读出动作。根据外部时钟信号extCLK、以单触发脉冲形式产生内部时钟信号intCLK(使用图3A或4A所示的时钟输入缓存器)。

在外部时钟信号extCLK的周期#0施加读出指令。根据该读出指令，在时钟周期#0，与内部时钟信号intCLK的上升沿同步地把读出允许信号OEMF驱至激活状态。由于CAS等待时间为2，来自(CAS等待时间-2)时钟移位器1b的信号OEMFS与读出允许信号OEMF同时被驱至激活状态。根据读出允许信号OEMF，在图1所示选择/读出控制电路921的控制下，在存储单元阵列中进行列选择操作，并把被选的存储单元的数据加在读出电路908上。该读出数据RD在时钟周期#0的后半部分变为确定状态。

在时钟周期#1的外部时钟信号extCLK的上升沿，外加数据输出屏蔽指示DQM被激活，变为高电平，使得内部屏蔽指示信号DQMO在从时钟周期#1起的一个时钟周期内成为激活状态。该内部数据屏蔽指令信号DQMO与内部时钟信号intCLK同步地变化(见图29-31)。

在时钟周期#1，读出数据RD处于确定状态。由于输出允许信号OEM处于低电平的非激活状态，控制逻辑门1f(见图5)把用于读出的时钟信号CLKO保持为低电平的非激活状态。当输出允许信号OEM在时钟周期#1上升为高电平时，根据内部时钟信号intCLK和读出允许信号OEM，把用于读出的时钟信号CLKO驱至高电平，门电路910a导通，读出数据RD传输到输出缓存器电路910b。输出允许信号OEM被与内部时钟信号intCLK同步地驱至高电平的激活状态。因此，已为确定状态的读出数据RD可以可靠地传输到缓存电路910b。输出允许信号OEM通过延迟电路1g加到输出缓存器电路910b上。因此，根据该延迟输出允许信号OEMO，输出缓存电路910b被能动化，缓存处理内部数据DD，产生外部读出数据Dout。因此，从图9所示的输出数据Dout1可看出，如果延迟输出允许信号OEMD和输出允许信号0EM之间的延迟时间十分长，内部数据DD相对于该延迟输出允许信号OEMD的设置时间可以十分长，从而可以防止输出无效数据。

根据时钟周期#1中的外部屏蔽指示信号DQM，输出允许信号OEM在时钟周期#2被驱至低电平的非激活状态。由此，在时钟周期#2用于数据输出的内部时钟信号CLKO保持非激活状态(低电平)，门电路910a保持截止状态。因而，在该时钟周期#2中，门电路910a持续地输出在时钟周期#1中取入的读出数据RD(0)，内部数据DD的对于延迟输出允许信号OEMD的保持时间tH一直延长到下一周期#3的内部数据DD变化时，从而可以得到十分长的保持时间，防止输出允许信号OEM变化时无效数据的输出。

在时钟周期#3，输出允许信号OEM成为激活状态。响应于输出允许信号OEM的激活，用于输出的时钟信号CLKO上升至高电平，门电路910a导通，把读出电路施加的数据RD作为内部数据DD向输出缓存电路910b输出。这时，与时钟周期#1相同，输出允许信号OEM和用于输出的时钟信号CLKO同步，内部数据DD相对于延迟输出允许信号OEMD的上升的设置时间可以通过延迟电路1g大大延长，从而可以防止输出无效数据。

下面，在时钟周期#4输出脉冲串长度的最后的数据，输出允许信号OEM在时钟周期#5降至低电平。该输出允许信号OEM降至低电平时，内部时钟信号CLKO仍保持低电平，门电路910a继续输出在时钟周期#4中取入并锁存的数据。因此，脉冲串长度的最后的数据DD(3)相对于延迟输出允许信号OEMD的保持时间可以设置为十分长，在这种情况下，同样可以防止无效数据的输出。

在图5所示的数据输出控制电路的结构中，用于输出的时钟信号CLKO仅在输出允许信号OEM处于高电平时产生，并在数据输出被屏蔽和脉冲数据结束时终止该输出用时钟信号CLK的产生。因此，能够构成为不将不稳定的内部读出数据RD作为内部数据DD传递到输出缓存电路，相对于输出允许信号OEM的保持时间tH可被设定成足够长。

如果门电路910a的延迟时间较短，内部数据DD相对于输出允许信号OEM的设置时间短，就可能输出无效数据(见图9中的输出数据Dout2)。然而，通过采用延迟电路1g产生延迟输出允许信号OEMD，加到输出缓存电路上，设置时间tS可以设定为足够长，可以有效地抑制无效数据的产生。

如上所述，根据本发明的实施方案1，只有在输出允许信号激活时，门电路才与内部时钟信号同步地导通，取入内部读出数据并被传输到输出缓存电路中。因此，内部数据相对于输出允许信号的保持时间可被设定为十分地长，可以可靠地防止输出缓存电路成为高输出阻抗状态时输出无效数据。通过使用该输出允许信号的延迟信号控制输出缓存电路的允许/不允许状态，内部数据相对于输出缓存电路允许的设置时间可以设置成非常长，从而，就可以产生具有十分长的设置时间和十分长的保持时间的内部数据，能够可靠地防止无效数据的输出。

由此，就可以抑制无效数据引起的电源噪声的产生，可以防止***电源波动引起的在诸如处理器或逻辑单元之类的电路中的误操作，可以提高整个***的操作容限(因为必须考虑与噪音相关的容限决定操作容限)。

(实施方案2)

图10是示出了根据本发明实施方案2的半导体存储装置的主要部分的结构的图。图10中示出了数据输出控制电路1和输出电路910的结构。与前述实施方案1(见图5)相似，数据输出控制电路1包括：内部屏蔽指示信号产生电路1a；(CAS等待时间-2)时钟移位器1b；把来自内部屏蔽指示信号产生电路1a的内部屏蔽指示信号DQMO反相的反相器1c；接收反相器1c和(CAS等待时间-2)时钟移位器1b的输出信号的AND电路1d；根据互补的时钟信号/intCLK把AND电路1d的输出信号移位的半时钟移位器1ea；根据内部时钟信号intCLK把半时钟移位器1ea的输出信号OEMFS2移位的半时钟移位器1ea；以及用于根据半时钟移位器1ea的输出信号OEMFS2和内部时钟信号intCLK产生向门电路910a输出的内部时钟信号CLKO和/CLKO的控制逻辑门电路1h。

半时钟移位器1ea和1eb分别对应着图8A所示的一级移位级。因此，半时钟移位器1ea和1eb相当于实施方案1中把单时钟移位器1e分成两级的半时钟移位器，不同之处只在于它们采用比输出允许信号OEM前置半个时钟周期的信号OEMFS2产生用于输出的内部时钟信号CLKO，除此之外的结构都与实施方案1相同(见图5)。输出电路910与实施方案1相同，对应部分采用相同参照编号，不再赘述。

下面，结合图11的时序图描述图10所示输出控制电路和输出电路的动作。图11是CAS等待时间为2、脉冲串长度为4时进行的数据读出动作。

在外部时钟信号extCLK的时钟周期#0施加读出指令。根据该读出指令，读出允许信号OEMF成为高电平激活状态。由于CAS等待时间为2，来自(CAS等待时间-2)时钟移位器1b的信号OEMFS在时钟周期#0上升沿而升为高电平。在该时钟周期#0，外部屏蔽指令信号DQM处于低电平，使得来自门电路1d的信号OEMFS2响应于信号OEMFS的上升为高电平。然后，半时钟移位器1ea与内部时钟信号intCLK的下降沿同步地取入门电路1d的输出信号OEMFS2，把信号OEMFS2D驱至高电平，在时钟周期#0，在内部进行存储单元列的选择和选择存储单元的数据的读出，而且，在时钟周期#0的后半部分，读出数据RD成为确定状态。尽管信号OEMFS2D成为高电平，而内部时钟信号intCLK处于低电平，因此，用于输出的时钟信号CLKO在时钟周期#0保持低电平。

在时钟周期#1，内部时钟信号intCLK上升为高电平，由于信号OEMFS2D处于高电平，相应地，来自控制逻辑门1h的用于输出的时钟信号CLKO成为高电平，读出数据RD通过门电路910a传输到输出缓存器电路910b。半时钟移位器1eb与内部时钟信号intCLK的上升同步地取入半时钟移位器1ea的输出信号，输出允许信号OEM上升为高电平。当该输出允许信号OEM上升为高电平时，输出缓存器电路910b启动，缓存处理内部数据DD，产生外部数据Dout。

而且，在时钟周期#1，外加数据输出屏蔽指示DQM成为高电平，内部屏蔽指示信号DQMO与内部时钟信号intCLK的上升同步地上升为高电平。当该内部屏蔽指示信号DQMO上升为高电平时，半时钟移位器1ea把门电路1d的输出信号OEMFS2降为低电平。当内部时钟信号intCLK处于高电平时，半时钟移位器1ea处于锁存状态，其输出信号OEMFS2D是高电平。当内部时钟信号intCLK降为低电平时，半时钟移位器1ea取入门电路1d的输出信号OEMFS2，把自身的输出信号OEMFS2D降为低电平，输出用的内部时钟信号CLKO维持在低电平。响应于内部时钟信号intCLK的降低，半时钟移位器1eb进入锁存状态，因此，来自半时钟移位器1eb的输出允许信号OEM在时钟周期#1保持高电平。

在时钟周期#2，因为内部时钟信号intCLK处于高电平时，半时钟移位器1ea处于锁存状态，因此，其输出信号OEMFS2D维持在低电平，而且，用于输出的内部时钟信号CLKO被控制逻辑门1h保持在低电平。因此，阻止了门电路910a取入在时钟周期#1和#2中读出的数据RD(1)，在时钟周期#1中已读出的数据DD(0)被提供给输出缓存器电路910b。

当内部时钟信号intCLK上升为高电平时，半时钟移位器1eb取入半时钟移位器1ea的输出信号OEMFS2D，把输出允许信号OEM降为低电平。因此，输出缓存器电路910b成为高输出阻抗状态。根据输出允许信号OEM的失活，在时钟周期#2，连续地从门电路910a施加内部数据DD，因此，可以保证十分长的保持时间tH，不发生无效数据的输出。

外加数据输出屏蔽指令DQM只在时钟周期#1激活，在时钟周期#2被驱至低电平，相应地，内部屏蔽指示信号DQMO与时钟周期#2中内部时钟信号intCLK的上升同步地降为低电平。响应于内部屏蔽指示信号DQMO的下降，来自门电路1d的信号OEMFS2上升至高电平(信号OEMFS在脉冲串长度期间内持续保持高电平)。当信号OEMFS2在时钟周期#2上升为高电平时，半时钟移位器1ea与内部时钟信号intCLK的下降沿同步地取入信号OEMFS2，把其输出信号OEMFS2D驱至高电平。在时钟周期#2，即使信号OEMFS2D上升为高电平时，半时钟移位器1eb也响应于内部时钟信号intCLK的下降而仍处于锁存状态，输出允许信号OEM保持低电平的非激活状态。

在时钟周期#3，当内部时钟信号intCLK上升到高电平时，由于信号OEMFS2D处于高电平，用于输出的内部时钟信号intCLK上升为高电平。由此，门电路910a导通，把内部读出数据RD(2)传输给缓存器电路910b。

另一方面，半时钟移位器1eb与内部时钟信号intCLK的上升沿同步地取入半时钟移位器1ea的输出信号OEMFS2D，把输出允许信号OEM驱至高电平。

当信号OEMFS2D处于高电平时，控制逻辑门1h用作缓存器，根据内部时钟信号intCLK产生用于输出的内部时钟信号CLKO。另一方面，半时钟移位器1eb与内部时钟信号intCLK的上升同步地取入信号OEMF2D，产生输出允许信号OEM。因此，输出允许信号OEM在比用于数据输出的内部时钟信号CLKO的上升沿晚的时刻成为激活状态。因而，门电路910a在比输出允许信号OEM的激活早的时刻导通，取入内部读出数据RD并向输出缓存电路910b输出。然后，输出允许信号OEM激活，内部数据DD相对于输出允许信号OEM的设置时间tS可被大大增加。即使在从数据输出屏蔽状态向数据输出状态转变时，也不会输出无效数据，输出数据Dout可以根据内部读出数据RD稳定地产生。尤其是，半时钟移位器1eb的延迟时间大大长于门电路910a的延迟时间时，设置时间tS可以被设成非常地长。

在时钟周期#4，由于整个脉冲长度数据都已被读出，读出允许信号OEMF和来自(CAS等待时间-2)时钟移位器1b的信号OEMFS，与内部时钟信号intCLK的上升同步地降为低电平。由此，来自门电路1d的输出信号OEMFS2也降至低电平，半时钟移位器1ea与内部时钟信号intCLK的下降同步地取入信号OEMFS2，把其输出信号OEMFS2D降至低电平。半时钟移位器1eb与内部时钟信号intCLK的下降沿同步地成为锁存状态，输出允许信号OEM保持高电平。因此，在时钟周期#4中，根据用于输出的内部时钟信号CLKO，内部读出数据RD(3)通过门电路910a传输到输出缓存电路910b，输出缓存电路910b产生输出数据Dout。

在时钟周期#5中，半时钟移位器1eb取入处于低电平的信号OEMFS2D，与内部时钟信号intCLK的上升同步地把输出允许信号OEM驱至低电平。由此，输出电路910成为高输出阻抗状态。在这种状态下，门电路910a处于锁存状态(内部时钟信号CLKO由于信号OEMFS2D处于低电平而保持低电平)，数据DD相对于输出允许信号OEM的下降的保持时间十分长，因此，在转变成该高输出阻抗状态时，不输出无效数据。

如图10所示，使用比输出允许信号OEM提前半个时钟周期的信号OEMFS2D来产生用于输出的内部时钟信号CLKO，由此，相对于输出允许信号的变化的设置时间和保持时间可以非常地长，可防止无效数据的输出。

特别地，如果产生用于输出的内部时钟信号CLKO的控制逻辑门1h和取入内部读出数据RD并把内部数据DD传输到输出缓存器电路910b的门电路910a具有的延迟时间与半时钟移位器1eb的延迟时间相比可以忽略的话，内部数据DD相对于输出允许信号OEM的设置时间tS可被可靠地设置为一期望的值，无须再延迟输出允许信号OEM，可以实现高速数据读出。

(实施方案3)

图12是示出了根据本发明实施方案3的半导体存储装置的主要部分的结构的图。图12示出了数据输出控制电路1和输出电路910的结构。图12中，数据输出控制电路1包括：根据内部时钟信号intCLK把来自OEMF信号产生电路(未示出)的读出允许信号OEMF移位的(CAS等待时间-2)时钟移位器1b；把(CAS等待时间-2)时钟移位器1b的输出信号OEMFS移位内部时钟信号intCLK的半个时钟周期的半时钟移位器1ea；把半时钟移位器1ea的输出信号OEMFSD移位内部时钟信号的CLK的半个时钟周期的半时钟移位器1eb；把半时钟移位器1eb的输出信号OEM移位内部时钟信号intCLK的半个时钟周期的半时钟移位器1ec；根据半时钟移位器1ea、1ec的输出信号OEMFSD、OEMD和内部时钟信号intCLK产生用于输出数据的内部时钟信号CLKO的控制逻辑门1I。

来自半时钟移位器1eb的输出允许信号OEM加在输出缓存器电路910b上。半时钟移位器1ea和1ec与内部时钟信号的补信号/intCLK同步地取入所加的信号，半时钟移位器1eb与内部时钟信号intCLK同步地取入所加的信号。

控制逻辑门1i包括：接收内部时钟信号和来自半时钟移位器1ea的信号EMFSD的NAND电路1ia；接收NAND电路1ia的输出信号和来自半时钟移位器1ec的信号OEMD并产生用于输出数据的内部时钟信号CLKO的NAND电路1ib。门电路910a和输出缓存电路910b具有和前述实施方案相同的结构，对应部分采用相同的图号，不再赘述。

在图12所示的结构中，当来自半时钟移位器1ec的信号OEMD处于低电平非激活状态时，用于数据输出的内部时钟信号CLKO处于高电平，门电路910a把内部读出数据RD传输给输出缓存电路910。因此，在输出允许信号OEM激活前，内部读出数据RD被传输到输出缓存电路910b，使得内部数据DD相对于输出允许信号OEM的设置时间可以十分长。当信号OEMFSD成为低电平的非激活状态和信号OEMD成为高电平的激活状态时，用于数据输出的内部时钟信号CLKO成为低电平，门电路910a截止，所加数据被锁存。因此，在输出允许信号OEM失活之前，门电路910a成为锁存状态，内部数据DD相对于输出允许信号OEM的保持时间可以增加。由此，可以防止无效数据的输出。下面参照图13的时序图描述图12所示数据输出控制电路和输出电路的动作。

当在时钟周期#0施加读出指令时，读出允许信号OEMF与内部时钟信号intCLK的上升同步地上升为高电平。由于CAS等待时间为2，来自(CAS等待时间-2)时钟移位器1b的信号OEMFS也上升为高电平。由于半时钟移位器1ea与内部时钟信号的补信号/intCLK同步地取入所加信号，所以，在时钟周期#0，信号OEMFSD根据内部时钟信号intCLK而上升为高电平。在时钟周期#0中，输出允许信号OEM和信号OEMD都处于低电平的非激活状态，输出缓存器电路910b处于高输出阻抗状态。另一方面，由控制逻辑门1i输出的内部时钟信号CLKO处于高电平，门电路910a的三态反相缓存器910aa处于动作状态。因此，在时钟周期#0中读出的数据通过门电路910a被传输到输出缓存器电路910b。

在时钟周期#1，半时钟移位器1eb与内部时钟信号intCLK同步地取入所加信号OEMFSD，把输出允许信号OEM驱至高电位。由此，输出缓存电路910b成为输出低阻抗状态，缓存处理内部数据DD，产生输出数据Dout。当输出缓存器电路910b成为动作状态时，即，输出允许信号OEM成为高电平的激活状态时，内部数据DD已被传输，使得内部数据DD相对于输出允许信号OEM的设置时间tS具有足够的长度，因此，根据内部数据产生输出数据Dout而不产生无效数据。

在时钟周期#1，半时钟移位器1ec与内部时钟信号intCLK的下降同步地取入输出允许信号OEM，将其输出信号OEMD驱至高电平，控制逻辑门1i包括的NAND电路1ib用作反相器。此时，信号OEMFSD也是高电平，NAND电路1ia也用作反相器，用于输出的内部时钟信号CLKO根据内部时钟信号intCLK产生。因此，在脉冲宽度期间内，即在时钟周期#2、#3和#4，根据内部读出数据RD产生内部数据DD，产生输出数据Dout。

在时钟周期#4，脉冲串长度期间结束，所以，读出允许信号OEMF失活，来自(CAS等待时间-2)时钟移位器1b的信号OEMFS降至低电平。当内部时钟信号intCLK处于高电平时，半时钟移位器1ea处于锁存状态，使得信号OEMFSD保持高电平，信号OEMFSD与内部时钟信号intCLK的下降同步地降为低电平。由此，NAND电路1ia的输出信号成为高电平。由于信号OEMD仍处于高电平，来自NAND电路1ib的时钟信号CLKO保持为低电平。

在时钟周期#5，半时钟移位器1eb与内部时钟信号intCLK上升同步地取入信号OEMFSD，把输出允许信号OEM驱至非激活态的低电平。由此，输出缓存电路910b成为输出高阻抗状态。在时钟周期#5，即使在内部时钟信号intCLK上升至高电平时，信号OEMD仍处于高电平，所以，来自控制逻辑门ri的时钟信号CLKO仍保持低电平，门电路910a保持锁存状态。

在半时钟移位器1ec，与时钟周期#5的内部时钟信号intCLK的下降同步地取入输出允许信号OEM、把信号OEMD驱至低电平之前，输出用的内部时钟信号CLKO保持低电平。因此，在输出允许信号OEM失活时，内部数据DD相对于输出允许信号OEM的保持时间tH等于内部时钟信号intCLK的半个时钟周期，可以可靠地防止该输出允许信号OEM失活时的无效数据输出。之后，内部时钟信号CLKO保持高电平，门电路910保持导通状态，输出缓存器电路910b利用输出允许信号OEM失活而保持输出高阻抗状态。

如上所述，根据本发明实施方案3，用于输出的内部时钟信号CLK设置在保持门电路导通的状态，利用控制输出缓存电路的输出阻抗的输出允许信号的延迟信号，根据内部时钟信号产生用于输出的时钟信号，而且，使用比输出允许信号前置半个时钟周期的信号来停止内部时钟信号的产生，利用延迟输出允许信号来保持门电路的导通。因此，在输出允许信号激活时，数据已加到输出缓存器电路上，还有，在输出允许信号OEM失活时，内部时钟信号的产生停止，门电路处于锁存状态，因此，内部数据的设置时间和保持时间可以十分长，可防止无效数据的输出。

(实施方案4)

图14是示出了根据本发明实施方案4的半导体存储装置的主要部分的结构的图。图14示出了数据输出控制电路1和输出电路910的结构。图14所示的结构与图12所示基本相同，不同之处在于，利用来自内部屏蔽指示信号产生电路1a的内部屏蔽指令信号DQMO和来自(CAS等待时间-2)时钟移位器1b的输出信号OEMFS来产生用于输出的内部时钟信号CLKO和输出允许信号OEM。

即，在图14所示的结构中，提供了把来自内部屏蔽指示信号产生电路1a的内部屏蔽指示信号DQMO反相的反相器1c以及接收反相器1c的输出信号和(CAS等待时间-2)时钟移位器1b的输出信号OEMFS、并将其输出信号OEMFS2加到半时钟移位器1ea上去的AND电路1d。除此之外的结构与图12所示相同，只是从半时钟移位器1ea来的信号的名称不同。下面参照图15的时序图描述图14所示电路的动作。

在时钟周期#0，施加读出指令，读出允许信号OEMF与内部时钟信号intCLK的上升同步地上升到高电平，而且由于脉冲宽度为4，在时钟周期#4之前保持高电平。由于CAS等待时间为2，来自(CAS等待时间-2)时钟移位器1b的信号OEMFS与内部时钟信号intCLK的上升同步地上升为高电平，相应地，使得AND电路1d的输出信号OEMFS2也上升到高电平。由于信号OEMD处于低电平，所以，从控制逻辑门1i中的NAND电路1ib输出的内部时钟信号CLKO保持高电平，门电路910a处于导通状态。

在时钟周期#0，从半时钟移位器1ea输出的信号OEMFS2D与内部时钟信号intCLK同步地上升为高电平。

在时钟周期#1，外加数据输出屏蔽指示DQM成为高电平，内部屏蔽指示信号DQMO根据内部时钟信号intCLK的上升而成为高电平，使得来自AND电路1d的信号OEMFS2降至低电平。半时钟移位器1ea与内部时钟信号intCLK的下降同步地取入信号OEMFS2，将其输出信号OEMFS2D驱至低电平。

另一方面，半时钟移位器1eb与时钟周期#1的内部时钟信号intCLK的上升同步地取入处于高电平的信号OEMFS2D，将其输出信号OEM驱至高电平。这时，内部读出数据RD已经通过导通状态的门电路910a传输到输出缓存器电路910b，输出缓存器电路910b根据激活状态的输出允许信号OEM缓存处理内部数据DD，产生输出数据Dout。因此，在这种情况下，与前述实施方案3相似，内部数据DD的设置时间tS十分地长，产生输出数据Dout时不伴随无效数据的产生。

在时钟周期#1，半时钟移位器1ec与内部时钟信号CLK的下降同步地取入输出高电平允许信号OEM，将其输出信号OEMD驱至高电平。信号OEMFS2D已经被与内部时钟信号intCLK的下降同步地驱至低电平，控制逻辑门1i的NAND电路1ib的两输入成为高电平，把内部时钟信号CLKO固定在低电平。

在时钟周期#2，内部屏蔽指示信号DQMO与内部时钟信号intCLK的上升同步地降至低电平(外加输出屏蔽指示DQM仅指示屏蔽第二输出数据)。响应于内部屏蔽指令信号DQMO的下降，来自AND电路1d的信号OEMFS2上升为高电平，因此，来自半时钟移位器1ea的信号OEMFS2D与内部时钟信号intCLK的下降同步地上升为高电平，控制逻辑门1i的NAND电路1ia用作反相器。

在时钟周期#2，半时钟移位器1eb与内部时钟信号intCLK的上升同步地取入处于低电平的OEMFS2D，使得输出允许信号OEM被驱至低电平，输出缓存电路910b成为输出高阻抗状态。在该时钟周期#2，当内部时钟信号intCLK处于高电平时，用于输出的内部时钟信号CLKO被固定在低电平。因此，门电路910处于锁存状态。接着，来自半时钟移位器1ec的信号OEMD与内部时钟信号intCLK的下降同步地下降为低电平，内部时钟信号CLKO成为高电平。因此，当输出允许信号OEM在时钟周期#2变为低电平的非激活态时，内部数据DD在内部时钟信号intCLK的半个时钟周期的期间内处于锁存状态，所以，对于输出允许信号OEM，内部数据DD具有足够长的保持时间。因此，在向屏蔽状态转变时，可以防止无效数据的输出。

当内部时钟信号CLKO上升为高电平时，门电路910a导通，向输出缓存器电路910b输送内部读出数据RD(1)。然而，在这种情况下，输出允许信号OEM已被驱至低电平，输出缓存器电路910b处于输出高阻抗状态，由此传输的数据DD(1)不被输出。接着，在时钟周期#2，新的内容读出数据RD被传输并成为确定状态。内部时钟信号CLKO处于低电平，门电路910a导通，使得读出数据RD(2)被传到输出缓存器电路910b。

在时钟周期#3，半时钟移位器1eb与内部时钟信号intCLK的上升同步地取入处于高电平的信号OEMFS2D，使得输出允许信号上升为高电平，接着，来自半时钟移位器1ec的信号OEMD也与内部时钟信号intCLK的下降同步地上升为高电平。因此，在输出允许信号OEM向激活态转变时，内部读出数据RD(2)已经作为数据DD(2)被传输到输出缓存电路910b，使得设置时间ts十分地长。因此，不伴随无效数据地对内部数据DD(2)进行缓存处理，输出输出数据Dout(2)。

接着，在时钟周期#4，脉冲串长度期间结束，信号OEMF和OEMFS下降至低电平，接着，当信号OEMFS2降为低电平时，信号OEMFS2D也与内部时钟信号intCLK的下降同步地降为低电平，NAND电路1ia的输出信号被固定在高电平。因而，在时钟周期#4，当内部时钟信号intCLK处于高电平时，信号OEMFS2D和OEMD都处在低电平，使得内部时钟信号CLKO根据内部时钟信号intCLK输出，内部读出数据RD被传递输出到输出缓存器电路910b。当内部时钟信号intCLK降为低电平时，信号OEMFS2D成为低电平，NAND电路1ib的两输入成为高电平，因此，把内部时钟信号CLKO固定在高电平。由此，门电路910a成为锁存状态。

在时钟周期#5，半时钟移位器1eb与内部时钟信号intCLK的上升同步地取入处于低电平的信号OEMFS2D，把输出允许信号OEM降为低电平，此时，内部时钟信号CLKO仍然在低电平，门电路910a处于锁存状态。当内部时钟信号intCLK降至低电平，半时钟移位器1ec取入低电平的输出允许信号OEM，将其输出信号OEMD驱至低电平。由此，用于输出的内部时钟信号CLKO固定在高电平。因此，在输出允许信号OEM向激活状态转变时，内部读出数据DD在半个时钟周期的期间内处于锁存状态，使得保持时间tH十分地长，防止了无效数据的输出。

即，内部读出数据不根据与输出允许信号OEM同步的内部时钟信号intCLK向输出缓存电路传送，所以，内部数据相对于输出允许信号的设置时间和保持时间可以十分地长，可以防止无效数据的输出。其原因在于：在输出允许信号转变成激活状态时，首先将内部读出数据传输给输出缓存电路，当输出允许信号失活时，门电路保持在锁存状态。

(实施方案5)

图16所示是根据本发明实施方案5的半导体存储装置的主要部分结构的图，图16也示出了数据输出控制电路1和输出电路910的部分结构。与图12所示的数据输出控制电路1相似，图16所示的数据输出控制电路1包括：把读出允许信号OEMF延迟(CAS等待时间-2)(个)时钟周期的(CAS等待时间-2)时钟移位器1b；把(CAS等待时间-2)时钟移位器1b的输出信号OEMFS延迟半个时钟周期的半时钟移位器1ed；把半时钟移位器1ed的输出信号OEMFSD再延迟半个时钟周期的半时钟移位器1ef；把半时钟移位器1ef的输出信号延迟半个时钟周期的半时钟移位器1eg。根据内部时钟信号的补信号/intCLK，半时钟移位器1ec和1eg取入并锁存所加信号。半时钟移位器1f根据内部时钟信号的CLK取入并锁存所加信号。

数据输出控制电路1进一步包括：根据外加数据输出屏蔽指示extDQM产生内部屏蔽指令信号DQMO的内部屏蔽指示信号产生电路1a；把来自内部屏蔽指示信号产生电路1a的内部屏蔽指令DQMO延迟半个时钟周期的半时钟移位器1ja；把半时钟移位器1ja的输出信号DQMO再延迟半个时钟周期的半时钟移位器1jb；把半时钟移位器1jb的输出信号DQMi再延迟半个时钟周期的半时钟移位器1jc。半时钟移位器1ja和1jc根据内部时钟信号的补信号/intCLK取入所加信号，半时钟移位器1jb根据内部时钟信号intCLK取入并锁存取入的信号。

数据输出控制电路1进一步包括：根据来自半时钟移位器1ed的信号OEMFSD、半时钟移位器1ja的输出信号DQMOD和半时钟移位器1ac的输出信号DQMD产生用于数据输出的内部时钟信号CLKO的控制逻辑门1k。控制逻辑门1k包括：接收内部时钟信号intCLK、半时钟移位器1ed的输出信号OEMFSD和通过反相器1x施加的半时钟移位器1ja的输出信号DQMOD的NAND电路1ka；接收半时钟移位器1eg的输出信号OEMD、NAND电路1ka的输出信号和通过反相信1y施加的半时钟移位器1jc的输出信号DQMD，并产生用于输出的内部时钟信号CLKO的NAND电路1kb。内部时钟信号CLKO通过反相器反相成为补内部时钟信号/CLKO，控制门电路910a所含的三态反相缓存器910aa的导通/非导通。

门电路910a具有与现有技术相似的结构。输出缓存器电路910b包括：把门电路910a的输出信号反相的反相器910ba；接收来自半时钟移位器1ef的输出允许信号OEM、来自半时钟移位器1jb的内部屏蔽指示DQMi和门电路910a的输出信号的AND电路910bf；接收输出允许信号OEM、内部数据输出屏蔽指示DQMi和反相器910ba的输出信号的AND电路910bg，当AND电路910bf的输出信号为高电平时导通，产生高电平(电源电压值)的输出信号Dout的n沟道MOS晶体管910bd；以及当AND电路910bg的输出信号为高电平时导通、产生具有接地电平的输出信号Dout的n沟道MOS晶体管910be。

当输出允许信号OEM激活、内部数据输出屏蔽指令DQMi非激活时，输出缓存器电路910b根据从门电路910a给的数据产生输出数据Dout。在图16所示数据输出控制电路1的结构中，内部屏蔽指示DQMi和输出允许信号OEM通过不同的途径形成，根据输出允许信号OEM和内部数据输出屏蔽指令DQMi控制输出缓存器电路910b的输出阻抗。

在输出缓存器电路910b向输出高阻抗状态转变时，控制逻辑门1k把门电路910a设置为锁存状态，在向输出低阻抗状态转变时，以快的时序把门电路910a设置为导通状态，由此，延长了设置时间和保持时间。下面，参照图17的时序图描述图16所示的数据输出控制电路1和输出电路910的动作。图17也示出了CAS等待时间为2、脉冲串长度为4时的数据读出动作。

在时钟周期#0施加读出指令，内部读出允许信号OEMF与内部时钟信号intCLK同步地上升为高电平，来自(CAS等待时间-2)时钟移位器1b的OEMFS也上升为高电平。然后，来自半时钟移位器1ed的输出信号OEMFSD与内部时钟信号intCLK的下降同步地上升为高电平。根据读出允许信号OEMF的激活，在内部进行存储单元的选择和数据的读出。

在时钟周期#1，外加数据输出屏蔽指令extDQM成为高电平，来自内部屏蔽指示信号产生电路1a的信号DQMO与内部时钟信号intCLK的上升同步地上升为高电平。来自半时钟移位器1ef的输出允许信号OEM与内部时钟信号intCLK的上升同步地变成高电平的激活状态，来自内部时钟移位器1eg的信号OEMD与内部时钟信号intCLK的下降同步地上升为高电平。当信号OEMD上升为高电平时，来自半时钟移位器1ja的信号DQMOD已成为高电平，反相器1x的输出信号成为低电平，NAND电路1ka的输出信号成为高电平。来自半时钟移位器1ac的信号DQMD仍然是低电平，反相器1y的输出信号是高电平。因此，NAND电路1kb的输出信号CLKO响应于信号OEMD的上升而下降为低电平。由此，在时钟周期#1读出的内部读出数据RD成为被门电路910a取入并锁存的状态。

由于输出允许信号OEM是高电平，内部读出数据输出屏蔽指示DQMi是低电平，输出缓存器电路910b根据通过门电路910a所加的数据DD产生输出数据Dout。在输出允许信号OEM向激活状态转变时，门电路910a已经根据高电平的内部时钟信号CLKO把内部读出数据RD传输给输出缓存器电路910b，从而得到了十分长的设置时间，只输出有效数据，不输出无效数据。

在来自半时钟移位器1ja的信号DQMOD处于高电平的一个时钟周期的时间里，反相器1x的输出信号是低电平，对应地NAND电路1ka的输出信号是高平，用于输出的内部时钟信号CCKO在半时钟移位器1jc的输出信号DQMD上升为高电平之前一直保持低电平。因此，这时，门电路910a保持锁存状态，即使在时钟周期2传输内部读出数据RD，该内部读出数据RD在这个期间不被传输。

如果半时钟移位器1jc的输出信号DQMD与时钟周期#2的内部时钟信号intCLK的下降同步地上升为高电平的话，反相器1y的输出信号就成为低电平，NAND电路1kb的输出信号CLKO成为高电平，门电路910a导通，读出数据RD传输到输出缓存器910b。然而，这时，与时钟周期#2的内部时钟信号intCLK的上升同步地、来自半时钟移位器1jb的信号DQMi上升到高电平，内部屏蔽信号的补信号/DQMi成为低电平，由此，输出缓存器电路910b成为输出高阻抗状态，因而，无效数据DD(1)不输出。

在时钟周期#3，与内部时钟信号intCLK的上升同步地，来自半时钟移位器1jb的信号DQMi降为低电平，对应地，内部屏蔽信号的补信号/DQMi成为高电平，输出缓存器电路910b又成为输出低阻抗状态。这时，与时钟周期#2的内部时钟信号intCLK的下降同步地，内部时钟信号CLKO根据信号DQMD而成为高电平状态，这种状态一直保持到时钟周期#3的内部时钟信号intCLK下降为止。因此，在信号DQMi下降前，内部读出数据RD已经传输到输出缓存器电路910b，因此设置时间十分长，输出有效数据而不输出无效数据。

在时钟周期#4，信号DQMOD和DQMD都成为低电平，信号DEMD是高电平，因此，用于输出的内部时钟信号CLKO根据内部时钟信号intCLK产生，内部读出数据RD(3)通过门电路910a加在输出缓存电路910b上，输出最后的数据Dout(3)。

在时钟周期#5，输出允许信号OEM根据内部时钟信号intCLK的上升而同步地下降为低电平，输出缓存电路910b成为高输出阻抗状态。这时，信号OEMFSD已经与时钟周期#4的内部时钟信号intCLK的下降同步地下降为低电平，控制逻辑门1K的NAND电路1ka的输出信号成为高电平，对应地，NAND电路1kb的输出信号也成为低电平，门电路910a处于锁存状态。当信号OEMD降至低电平时，用于输出的内部时钟信号CLKO与时钟周期#5的内部时钟信号intCLK的下降同步地回复到高电平。因而，在内部时钟信号intCLK的半个时钟周期的期间里，门电路910a处于锁存状态，输出允许信号OEM非激活时的内部数据DD的保持时间tH十分长，由此可以防止无效数据的输出。

如上所述，根据本发明的实施方案5，即使是在通过不同途径产生输出允许信号OEM和内部数据屏蔽指示DQMi的输出缓存器电路中根据这两种信号控制输出阻抗的结构，在向允许数据输出转变时，在门电路先导通向输出缓存电路传送数据、从允许数据输出向不允许数据输出转变时，使用输出允许信号和内部数据输出屏蔽指示信号移位半个时钟周期的信号来将门电路的导通/截止控制为将门电路保持在锁存状态，所以，内部数据信号的设置时间和保持时间可设定为十分长，可以得到不输出无效数据的输出电路。

(实施方案6)

图18是示出了根据本发明实施方案6的半导体存储装置的主要部分的结构的图。图18中也示出了数据输出控制电路1和输出电路910的结构。图18中，数据输出控制电路1包括：把读出允许信号OEMF延迟(CAS等待时间-2)(个)时钟周期的(CAS等待时间-2)时钟移位器1b；将(CAS等待时间-2)时钟移位器1b的输出信号OEMFS延迟1个时钟周期、产生输出允许信号OEM的单时钟移位器1e；根据外加数据输出屏蔽指示extDQM产生内部屏蔽指示信号DQMO的内部屏蔽指示信号产生电路1a；把内部屏蔽指示信号DQMO延迟内部时钟信号intCLK的半个时钟周期的半时钟移位器1ja；把半时钟移位器1ja的输出信号DQMOD延迟内部时钟信号intCLK的半个时钟周期、产生内部数据输出屏蔽指示DQMi的半时钟移位器1jb；以及根据半时钟移位器1ja的输出信号DQMOD和内部时钟信号intCLK产生用于数据输出的内部时钟信号CLKO和/CLKO的控制逻辑门1m。

该控制逻辑门1m包括：接收通过反相器1mc施加的信号DQMOD和内部时钟信号intCLK、产生补信号/CLKO的NAND电路1ma；以及把NAND电路1ma的输出信号反相、产生输出用的内部时钟信号CLKO的反相器1mb。

输出电路910包括：根据用于输出的内部时钟信号CLKO和/CLKO而成为导通或截止状态的门电路910a；以及根据输出允许信号OEM和内部数据输出屏蔽指示/DQMi控制其输出阻抗、输出来自门电路910a的内部数据DD的输出缓存电路910b。门电路910a和输出缓存电路910b具有和图16所示相同的结构，相应部分采用相同的图号。

输出缓存电路910b接收内部数据输出屏蔽指示/DQMi和输出允许信号OEM。然而，也可以采用与图5所示相同的结构，其中，将接收(CAS等待时间-2)时钟移位器1b的输出信号OEMFS和内部屏蔽指示信号DQMO的AND电路的输出信号加到单时钟移位器1e上。

在图18所示的数据输出控制电路1中，控制逻辑门1m根据数据屏蔽指示信号DQMOD停止输出用内部时钟信号CLKO的产生。因此，内部时钟信号CLKO的产生只在进行屏蔽期间停止。即，门电路910a成为锁存状态。下面，结合图19的时序图描述图18所示的电路的动作。图19是CAS等待时间为2、脉冲串长度为4时进行的动作。

在时钟周期#0施加读出指令，读出允许信号OEMF与内部时钟信号intCLK的上升同步地上升为高电平，(CAS等待时间-2)时钟移位器1b的输出信号OEMFS也上升为高电平。由于内部屏蔽指示信号DQMO为非激活的低电平，信号DQMOD也处于低电平，输出用内部时钟信号CLKO和/CLKO根据内部时钟信号intCLK而产生。在时钟周期#0，进行选择存储单元的数据读出。

在时钟周期#1，外加屏蔽指示信号extDQM成为高电平，内部屏蔽指示信号DQMO与内部时钟信号intCLK的上升同步地在一个时钟周期时间内成为高电平(仅在时钟周期#1进行数据输出屏蔽)。接着，半时钟移位器1ja的输出信号DQMOD与内部时钟信号intCLK的下降同步地上升为高电平，控制逻辑门1m所含的NAND电路1ma的输出信号成为高电平，反相器1mb的输出信号CLKO成为低电平，门电路910a成为锁存状态。在该时钟周期#1，输出允许信号OEM与内部时钟信号intCLK的上升同步地上升为高电平，输出数据Dout根据从门电路910a传输的内部数据DD而产生。

在时钟周期#2，内部数据输出屏蔽指示DQMi与内部时钟信号intCLK的上升同步地成为高电平，输出缓存器910b成为输出高阻抗状态。在该状态下，用于输出的内部时钟信号CLKO保持低电平，所以，门电路910a相应地保持锁存状态，使得输出缓存器电路910b向输出高阻抗状态转变时内部数据DD的保持时间tH等于一个时钟周期的长度，它足够长，可以防止无效数据的输出。在时钟周期#2，半时钟移位器1ja的输出信号DQMOD与内部时钟信号intCLK的下降同步地成为低电平，从而控制逻辑门1m根据内部时钟信号intCLK产生内部时钟信号CLKO和/CLKO。

在时钟周期#3，内部数据输出屏蔽指示DQMi与内部时钟信号intCLK的上升同步地成为低电平，输出缓存器电路910b根据所加内部数据DD产生输出数据Dout。

接着，在时钟周期#4，脉冲串长期间结束，读出允许信号OEMF与内部时钟信号intCLK的上升同步地降至低电平，而且，(CAS等待时间-2)时钟移位器1b的输出信号OEMFS也降至低电平。这时，输出允许信号OEM仍在高电平，产生内部时钟信号CLKO。因此，根据数据时钟信号CLKO，内部读出数据RD(3)通过门电路910a加到输出缓存器电路910b上，脉冲串长度的最后的数据DD(3)作为输出数据产生。

接着，在时钟周期#5，输出允许信号OEM与内部时钟信号intCLK的上升同步地降至低电平，输出缓存器电路910b成为输出高阻抗状态。

内部数据DD相对于输出允许信号OEM的设置时间tS，通过把单时钟移位器1e的延迟时间(门延迟计数器)设置为比控制逻辑门1m和门电路910a的延长时间长，就足够长了。然而，在输出允许信号OEM向非激活态转变时，内部数据DD的保持时间tH会缩短，在图19中的输出数据Dout1中向输出高阻抗状态转变时，无效数据可能会输出。相反地，当设置时间tS缩短时，保持时间tH增加，在输出允许信号OEM向非激活态转变时无效数据不输出，设置时间tS缩短，如图19所示，输出有无效数据的可能性。为防止这种情况的发生，在脉冲长的最后数据输出时，内部读出数据RD’保持为锁存状态。这时，若采用十分长的设置时间，即，若构成为数据输出用内部时钟信号CLKO以比输出允许信号OEM的激活更快的时序上升为高电平、使门电路910a导通，则由于这种结构的保持时间tH十分长，如内部数据DD’和输出数据Dout1’所示，不输出无效数据。对于内部数据DD’，产生内部时钟信号CLKO，反复施加锁存的读出数据RD’(3)，所以，同一数据被连续地作为内部数据DD’施加，可以延长保持时间tH。

图20是产生内部读出数据RD’和内部数据DD’的部分的结构的图。

在图20中，在读出电路908和输出电路910之间设置根据信号OEMFS而成为导通或锁存状态的传送电路10。传送电路10包括：信号OEMFS激活时把来自读出电路908的内部读出数据RD反相的三态反相缓存器10a；把三态反相缓存器10a的输出信号反相、产生内部读出数据RD’的反相器10b；以及把反相器10b的输出信号RD’反相、向反相器10b的输入部分传输的反相器10c。反相器10b和10c形成反相器锁存器。

根据图20所示的结构，在图10所示的信号波形图中，传送电路10根据在时钟周期#0-#4中所加的内部读出数据RD产生读出数据RD’，把它加在输出电路910的门电路910a上。当信号OEMFS处于低电平的非激活态时，三态反相缓存器10a成为输出高阻抗状态，传送电路10成为锁存状态。因而，如果信号OEMFS在时钟周期#4与内部时钟信号intCLK的上升同步地降至低电平的话，这时所加的内部读出数据RD(3)就成为锁存状态，内部数据DD’相对于输出允许信号OEM的下降的保持时间可以十分长。由于信号OEMFS比输出允许信号OEM向前1个时钟周期，即使内部数据DD’相对于输出允许信号OEM的设置时间tS大大增加，输出允许信号OEM失活时的内部读出数据DD’的保持时间tH可以设定为十分长，从而防止了无效数据的输出。

除了图20所示的结构，也可以采用这样的结构，即构成为使在读出电路908的最后一级驱动内部读出数据线的前置放大器具有锁存功能。在这种情况下，也可以使用在施加预充电指令时将前置放大器复位、将内部读出数据总线预充电到预定的电压值的结构进行，图20所示的锁存的结构仅仅是一个例子，该传送电路10也可以包含在读出电路908中。还有，只要脉冲串长度的最后数据被锁存的结构，任何结构都可以采用。

如上所述，根据本发明实施方案6，由于根据内部数据屏蔽指示停止输出周内部时钟信号的产生，所以，在数据输出屏蔽时，可以可靠地防止无效数据的输出。特别是，通过锁存脉冲串长的最后数据，能够将设置时间和保持时间都设定得足够长，能够可靠地防止无效数据的输出。

如上所述，根据本发明，在向不允许数据输出转变时，控制向把内部数据传输到输出缓存电路的门电路上施加的内部时钟信号的产生，使得确定状态的数据总是被加到输出缓存电路上，从而可以有效地防止无效数据的产生。

Claims (15)

1．一种半导体存储装置，其特征在于：

包括：

多个存储单元，分别用来存储数据；

门电路，在数据读出模式时，使上述多个存储单元中的选择存储单元的数据通过；

输出电路，在数据输出允许时，向外部输出从上述门电路施加的数据；以及

输出控制电路，使上述门电路与时钟信号同步地导通；

上述输出控制电路包含有响应于向数据输出不允许的转移、与上述时钟信号无关地使上述门电路成为非导通状态的单元。

2．权利要求1所述的半导体存储装置，其特征在于：

上述输出控制电路包括：

响应于指定上述数据读出模式指定的数据读出指示使数据输出允许信号激活的单元；

接收上述数据输出允许信号和上述时钟信号、在上述数据输出允许信号处于激活状态时与上述时钟信号同步地使上述门电路成为导通状态的控制逻辑。

3．权利要求1所述的半导体存储装置，其特征在于：

上述输出控制电路包括：

响应于指定上述数据读出模式的数据读出指令、使读出允许信号激活的单元；

把上述读出允许信号延迟规定时间的第1延迟电路；

接收上述第1延迟电路的输出信号和上述时钟信号、在上述第1延迟电路的上述输出信号处于激活状态时与上述时钟信号同步地使上述门电路导通的控制逻辑；以及

把上述第1延迟电路的输出信号继续延迟规定时间后加在上述输出电路上、在上述输出信号处于激活状态时在上述输出电路上把来自上述门电路的数据向外部输出的第2延迟电路。

4．权利要求3所述的半导体存储装置，其特征在于：上述输出控制电路还包括：

响应于来自于上述输出电路的屏蔽选择存储单元的数据输出的屏蔽指示的激活、使加在上述第1延迟电路上的读出允许信号失活的单元。

5．权利要求1所述的半导体存储装置，其特征在于：

上述输出控制电路包括

响应于指定上述数据读出模式的数据读出指示、使读出允许信号激活的单元；

延迟单元，延迟上述读出允许信号，产生具有第1延迟时间的第1延迟信号、具有比上述第1延迟时间长的第2延迟时间且与上述时钟信号同步地加到上述输出电路上的第2延迟信号、以及具有比第2延迟时间长的第3延迟时间的第3延迟信号；

控制逻辑，接收上述第1、第3延迟信号和上述时钟信号，在上述第1、第3延迟信号处于激活状态期间，与上述时钟信号同步地使上述门电路成为导通状态。

6．权利要求5所述的半导体存储装置，其特征在于：

上述输出控制电路还包括：

响应于来自上述输出电路的屏蔽被选择存储单元向外部输出数据的屏蔽指示、使施加到上述延迟单元的读出允许信号失活的单元。

7．权利要求1所述的半导体存储装置，其特征在于：

上述输出控制电路包括：

响应于指定上述数据读出模式的数据读出指示、产生读出允许信号的单元；

延迟单元，延迟上述读出允许信号，产生具有第1延迟时间的第1延迟读出信号、具有比第1延迟时间长的第2延迟读出信号且与上述时钟信号同步的第2延迟读出信号、以及具有比第2处迟时间长的第3延迟读出信号的读出延迟电路；

响应于来自上述输出电路的屏蔽选择存储单元数据的输出的屏蔽指示、产生内部屏蔽指示信号的单元；

接收上述内部屏蔽指示信号、产生分别具有上述第1、、第2和第3延迟时间的第1、第2和第3延迟屏蔽指示信号的屏蔽延迟单元；

接收上述第1读出延迟信号、上述第1延迟屏蔽指示信号和上述时钟信号、在上述第1延迟读出信号为激活状态和上述第1延迟屏蔽指示信号为非激活状态期间与上述时钟信号同步地使上述门电路导通的控制逻辑。

8．权利要求7所述的半导体存储装置，其特征在于：

上述输出电路包括

响应于上述第2延迟读出信号的激活状态和上述第2延迟屏蔽指示信号的非激活状态、向外部输出从上述门电路施加的选择存储单元数据的单元。

9．权利要求7所述的半导体存储装置，其特征在于，还包括

接收上述第3延迟读出信号和上述第3延迟屏蔽指示信号、响应于上述第3延迟读出信号的激活状态和上述第3延迟屏蔽指示信号的非激活状态把上述控制逻辑的输出信号加到上述门电路上、使除此之外的上述控制逻辑的输出信号无效、使上述门电路导通的第二控制逻辑。

10．权利要求1所述的半导体存储装置，其特征在于：

包括：

响应指定上述数据读出模式的数据读出指示产生读出允许信号的单元；

延迟上述读出允许信号、产生输出允许信号的单元；

响应于来自上述输出电路的屏蔽选择存储单元的数据输出的屏蔽指示、产生内部屏蔽指示信号的单元；

接收上述内部屏蔽指示信号、对上述内部屏蔽指示信号产生分别具有第1延迟时间和比第1延迟时间长的第2延迟时间的第1和第2延迟屏蔽指示信号的延迟电路；

接收上述第1延迟屏蔽指示信号和上述时钟信号、在上述第1延迟屏蔽指示信号失活时与上述时钟信号同步地使上述门电路导通的控制逻辑；

上述输出电路响应于上述输出允许信号的激活状态和上述第2延迟屏蔽指示信号的非激活状态，向外部输出从上述电路施加的数据，使此外的数据成为输出高阻抗状态。

11．权利要求10所述的半导体存储装置，其特征在于：

上述输出允许信号产生单元包括与上述时钟信号同步动作、把上述读出允许信号延迟上述时钟信号的规定个数的时钟周期并产生上述输出允许信号的单元；

上述延迟电路包括把上述内部屏蔽指示信号延迟上述时钟信号的半个和1个时钟周期并产生上述第1和第2延迟屏蔽指示信号的单元。

12．权利要求1所述的半导体存储装置，其特征在于：

还包括

在上述门电路的前级设置的、锁存加到门电路上的数据的数据锁存器。

13．权利要求1所述的半导体存储装置，其特征在于：

上述半导体存储装置与上述时钟信号同步进行数据的输入和输出。

14．权利要求1所述的半导体存储装置，其特征在于：上述输出控制电路包括以比激活上述输出电路更快的时序使上述门电路成为导通状态的单元。

15．权利要求1所述的半导体存储装置，其特征在于：上述输出控制电路包括

以比使上述输出电路失活更快的时序使上述门电路成为截止状态的单元。

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