CN1222030C - 制造具有碳化硅膜的半导体器件的方法 - Google Patents

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Abstract

提供一种制造半导体器件的方法，其采用可以很容易地去除蚀刻阻止膜或碳化硅制成的硬掩模的工艺。具体地，在半导体衬底上形成第一膜，该第一膜由蚀刻抗力不同于碳化硅的绝缘材料制成。在第一膜上形成由加氢的碳化硅制成的第二膜。在第二膜上形成具有开口的光刻胶膜。通过以光刻胶膜作为蚀刻掩模，并使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体对第二膜进行干蚀刻。以第二膜作为掩模，对第一膜进行蚀刻。

Description

制造具有碳化硅膜的半导体器件的方法
(相关申请的交叉引用
本申请基于2001年10月10日递交的日本专利No.2001-312883，在此引入该专利全部内容作为引用。)
技术领域
本发明涉及半导体器件的制造方法，更具体地，涉及包含蚀刻工艺的半导体器件制造方法，这种蚀刻工艺使用加氢的(hydrogenated)碳化硅膜作为硬掩模或蚀刻阻止膜。
背景技术
下面对形成布线图案的传统方法进行简要说明。在半导体衬底上的中间层绝缘膜上淀积铝(Al)膜或钨(W)膜并构图，以形成布线图案。通过使用碱性化学物质去除位于布线图案的侧壁上的淀积物。然后，通过等离子体增强化学气相淀积，淀积覆盖布线图案的中间层绝缘膜。
近年来，半导体集成电路器件的高度集成化使得布线图案越来越细。较细的布线图案大幅度增加了布线图案之间的寄生电容，使得半导体集成电路的运算速度在一定程度上受到影响。为了降低布线图案之间的寄生电容，现在使用了形成具有低介电常数的中间层绝缘膜的技术和形成由铜(Cu)制成的低电阻配线层的技术。众所周知，的低介电常数中间层绝缘膜材料包含氟硅酸盐玻璃(FSG)、氢倍半硅氧烷(HSQ)及聚芳基醚(比如Allied Signal公司的FLARE或Dow化学公司的SiLK)等。
作为一种中间层绝缘膜，氮化硅(SiN)膜作为用于防止铜扩散的阻挡膜、蚀刻阻止膜或覆盖膜(cap film)。SiN的介电常数高于SiO2，从而对中间层绝缘膜的低介电常数有不良影响。作为SiN的替代品，碳化硅(SiC)已经引起人们的注意。
如果SiC被用作SiN的替代品，虽然中间层绝缘膜可以具有低的介电常数，但SiC膜会比SiN膜更难于蚀刻。由于在蚀刻过程中被解吸附的氢抑制蚀刻，SiC膜，尤其是包含Si-H键和Si-C键的SiC膜更难于被蚀刻。
如果使用有机绝缘材料的中间层膜通过大马士革(镶嵌，damascene)的方法形成布线图案，那么SiN被用作硬掩模材料。如果SiN被SiC替代，就难于在硬掩模下的有机绝缘膜蚀刻之后去除硬掩模。
发明内容
本发明的目的是通过使用可以很方便去除蚀刻阻止膜或由SiC制成的硬掩模的蚀刻方法，提供制造半导体器件的方法。
根据本发明的一个方面，提供一种制造半导体器件的方法，包含下列步骤：在半导体衬底上形成第一膜，该第一膜由蚀刻抗力与碳化硅不同的材料制成；在上述第一膜上形成第二膜，该第二膜由加氢的碳化硅制成；在上述第二膜上形成具有开口的光刻胶膜；通过使用上述光刻胶膜作为蚀刻掩模，并使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对上述第二膜进行干蚀刻；并且使用上述第二膜作为掩模对上述第一膜进行蚀刻。
本发明还提供一种制造半导体器件的方法，包含下列步骤：预备具有导电区的衬底，该导电区暴露于衬底的绝缘表面的部分区域；在上述衬底的表面上形成第一膜，该第一膜由加氢的碳化硅制成；在上述第一膜上形成由绝缘材料制成的第二膜；在上述第二膜上形成具有开口的光刻胶膜；通过使用上述光刻胶膜作为蚀刻掩模对上述第二膜进行蚀刻，以形成凹部，并将上述第一膜的部分表面区域暴露于该凹部的底端；灰化并去除上述光刻胶膜；通过使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，干蚀刻暴露于凹部底端的上述第一膜，以暴露上述衬底的导电区；并且将导电部件填埋入上述凹部。
本发明还提供一种制造半导体器件的方法，包含下列步骤：预备具有导电部件的衬底，该导电部件暴露于上述衬底的绝缘表面的部分区域；在上述衬底的表面上形成第一膜，该第一膜由加氢的碳化硅制成；在上述第一膜上形成第二膜，该第二膜由蚀刻抗力与碳化硅不同的绝缘材料制成；在上述第二膜上形成第三膜，该第三膜由加氢的碳化硅制成；在上述第三膜上形成具有开口的光刻胶膜，当沿平行于衬底表面法线的方向观察时，该开口与上述导电部件的部分区域重叠；通过使用上述光刻胶膜作为蚀刻掩模，并使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对上述第三膜进行蚀刻；通过在对第二膜的蚀刻速度大于对第一膜的蚀刻速度的条件下，使用上述光刻胶膜作为蚀刻掩模对上述第二膜进行干蚀刻，以形成凹部，并在上述凹部的底端暴露第一膜的部分表面区域；灰化并去除上述光刻胶膜；并且通过使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对暴露于上述凹部的底端的上述第一膜进行干蚀刻，以暴露上述衬底的上述导电部件。
本发明还提供一种制造半导体器件的方法，包含下列步骤：预备具有配线的衬底，该配线暴露于衬底的绝缘表面的部分区域；在上述衬底表面上形成第一膜，该第一膜由加氢的碳化硅制成；在上述第一膜上形成第二膜，该第二膜由蚀刻抗力与碳化硅不同的绝缘材料制成；在上述第二膜上形成第三膜，该第三膜由加氢的碳化硅制成；在上述第三上形成具有第一开口的第一光刻胶膜，当沿平行与衬底表面法线的方向观察时，该第一开口与导电部件的部分区域重叠；通过使用上述第一光刻胶膜作为蚀刻掩模，并使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对上述第三膜进行蚀刻，以暴露上述第二膜的部分表面；去除上述第一光刻胶膜；在蚀刻后的上述第三膜表面上形成具有第二开口的第二光刻胶膜，该第二开口包含于第一开口的区域之内并与上述配线部分重叠；通过使用上述第二光刻胶膜作为蚀刻掩模，蚀刻上述第二膜至少达到其中间深度；去除上述第二光刻胶膜；通过使用部分蚀刻后的上述第三膜作为掩模，蚀刻第二膜，以在形成上述第二开口的区域形成到达第一膜的通路孔，并且在形成第一开口而未形成第二开口的区域形成到达第二膜中间深度的配线槽；通过使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对暴露于上述通路孔的底端的上述第一膜进行干蚀刻，以暴露上述配线；并且用导电部件填埋上述通路孔和上述配线槽内部。
如果使用添加SF6或NF3的碳氟化合物气体的混合气体作为蚀刻气体，由加氢的碳化硅膜制成制成的膜可以被选择性蚀刻。
在上述条件下淀积的碳化硅膜在基于SiO的蚀刻条件下具有较低的蚀刻速度，所以它可以用作蚀刻阻挡层。
如上所述，作为通常所用的SiN的替代品，具有低介电常数的SiC可以被用作硬掩模和蚀刻阻挡膜材料。可以降低布线图案之间的寄生电容，并可以改善半导体集成电路器件运算速度。
附图说明
图1A和1B为衬底的剖面图，用以说明根据本发明第一实施例的半导体器件制造方法，图1C为说明比较例的衬底的剖面图。
图2为本发明实施例方法中的反应离子蚀刻(RIE)***的示意图。
图3A-3D为衬底的剖面图，用以说明根据本发明第二实施例的半导体器件制造方法，图3E为说明比较例的衬底的剖面图。
图4A-4E为衬底的剖面图，该剖面图用以说明根据本发明第三实施例的半导体器件制造方法，图4F说明为比较例的衬底的剖面图。
图5A-5H为衬底的剖面图，用以说明根据本发明第四实施例的半导体器件制造方法。
图6示出了传统SiC膜的FT-IR结果。
图7示出了在四甲基硅烷和CO2之间的不同流量比下形成的SiC膜的FT-IR结果。
图8为四甲基硅烷与CO2之间的流量比与SiC膜的蚀刻速度之间的关系图。
图9为四甲基硅烷与CO2之间的流量比与应力位移之间的关系图。
图10A-10N为衬底的剖面图，用以说明根据本发明第一至第五实施例方法的半导体器件制造方法。
具体实施方式
参照图1A-1C，对根据本发明第一实施例的半导体器件制造方法进行说明。
如图1A所示，在半导体衬底上形成的中间层绝缘膜1的表面层上，埋置铜配线2。铜配线2通过大马士革法形成。厚度为50nm的SiC蚀刻阻止膜3在中间层绝缘膜1和铜配线2上形成。可以使用四甲基硅烷(Si(CH3)4)、氨(NH3)和氮(N2)的混合气通过CVD形成蚀刻阻止膜3。所形成的SiC膜包含Si-H键和C-H键。
由SiLK制成的厚度为500nm的中间层绝缘膜4在蚀刻阻止膜3上形成，该SiLK由Dow化学公司制造。厚度为500nm的SiC硬掩模5在中间层绝缘膜4上形成。通过与形成蚀刻阻止膜3相同的方法形成硬掩模5。在硬掩模5上涂敷光刻胶膜6，该光刻胶膜具有开口6A，当沿平行于衬底表面法线的方向观察时，该开口与配线2部分重叠。
如图1B所示，通过使用光刻胶膜6作为掩模，硬掩模被干蚀刻以形成穿过硬掩模5的开口5A。
图2为用于蚀刻硬掩模5的反应离子蚀刻(RIE)***的结构示意图。在蚀刻室100里，下电极101和上电极电极102通常被平行布置。通过气体入口109将蚀刻气体引入蚀刻室100，而通过气体出口103将未反应蚀刻气体和反应副产品排出。电源106通过阻抗匹配电路107对上电极102施加27MHz的高频电压。偏压电源104通过阻抗匹配电路105对下电极101施加800kHz的高频电压。将待处理的衬底110置于下电极101上。
下面说明硬掩模5的蚀刻条件。所用蚀刻气体为CHF3、NF3、Ar和O2的混合气体，其各自的流量分别为20sccm、10sccm、200sccm和5sccm。蚀刻室100内的压力为6.65Pa(50毫乇)，供应上电极102的电源为2000W，供应下电极101的偏压电源为1400W，下电极101的温度为20℃。
在这些蚀刻条件下，开口5A可以贯穿硬掩模5形成。在开口5A形成之后，通过使用光刻胶膜6和硬掩模5作为掩模，蚀刻中间层绝缘膜4，然后对蚀刻阻挡膜3进行蚀刻以形成通路孔。进行这种蚀刻以去除光刻胶膜6。
图1C为说明比较例的衬底的剖面图，在该比较例中，通过使用不含NF3的蚀刻气体蚀刻硬掩模5。所用蚀刻气体为CF4、CHF3、Ar和O2的混合气体，其各自的流量分别为20sccm、30sccm、200sccm和8sccm。蚀刻室100内的压力为5.3Pa(40毫乇)，供应上电极102的电源为2500W，供应下电极101的偏压电源为1500W，下电极101的温度为20℃。
在这些蚀刻条件下，SiC膜对光刻胶膜的蚀刻速度比(蚀刻选择比)很小。因此，在开口穿过硬掩模5形成之前先对光刻胶掩模6进行蚀刻。开口不能贯穿硬掩模5形成。
一般而言，CF4促进蚀刻，而CHF3提高待蚀刻膜与光刻胶膜之间的蚀刻选择比。可以理解，虽然所用蚀刻气体在蚀刻SiN膜时可以提供足够的蚀刻选择比，但它们不能在含氢的SiC膜被蚀刻时提供足够的蚀刻选择比。
如上所述，通过将NF3添加入蚀刻气体，可以获得足够的蚀刻选择比，且可以蚀刻含氢的SiC膜。加入蚀刻气体中的Ar被用于离子协助(ion assistance)，并且O2具有改善蚀刻清洁的功能。
下面，参照图3A-3D，对根据本发明第二实施例的半导体器件制造方法进行说明。
如图3A所示，将Cu配线12埋入形成于中间层绝缘膜11之上的槽中，该中间层绝缘膜在半导体衬底上形成。可以通过大马士革方法形成铜配线12。厚度为50nm的SiC蚀刻阻止膜13在中间层绝缘膜11和铜配线12上形成。形成蚀刻阻止膜13的方法与形成如图1A和1B所示第一实施例中的形成蚀刻阻止膜3的方法相似。
在蚀刻阻止膜13上，通过等离子增强化学气相淀积形成厚度为1000nm的SiO2中间层绝缘膜14。在中间层绝缘膜14上，通过等离子增强化学气相淀积形成厚度为50nm的SiN抗反射膜15。光刻胶膜16涂敷于抗反射膜15上，当沿平行于衬底表面法线的方向观察时，具有开口16A的光刻胶膜与配线12部分重叠。
如图3B所示，通过使用光刻胶掩模16作为掩模，并通过使用诸如CHF3和O2的混合气对抗反射膜15进行干蚀刻。通过使用如图2所示的RIE***对中间层绝缘膜14进行蚀刻。例如，所用蚀刻气体为C4F8、C5F8、Ar、CO和O2。在这种蚀刻条件下，由于中间层绝缘膜14与蚀刻阻止膜13的蚀刻速度比(蚀刻选择比)很高，当蚀刻阻止膜暴露时蚀刻几乎可以被阻止。由此可以形成在其底端可暴露蚀刻阻止膜13部分表面的通路孔14A。
如图3C所示，阻挡膜16被灰化和去除。在这种情况下，由于配线12表面涂敷有蚀刻阻止膜13，可以防止配线12表面被氧化。
如图3D所示，通过使用图2中所示的RIE***，暴露于通路孔14A底端的蚀刻阻止膜13被干蚀刻。所用蚀刻气体为CHF3、NF3、Ar和O2的混合气体，其各自的流量分别为30sccm、10sccm、200sccm和8sccm。房间100内的压力为6.65Pa(50毫乇)，供应上电极102的电源为2000W，供应下电极101的偏压电源为1500W，下电极101的温度为20℃。
配线12的部分表面区域由此而暴露于通路孔14A的底端。在上述蚀刻条件下，形成于中间层绝缘膜14上的SiN抗反射膜15也被蚀刻，并且暴露出中间层绝缘膜14的上表面。
与第一实施例相同，在第二实施例中，由于CHF3和NF3的混合气用于蚀刻，可以确保去除暴露于通孔14A底端的蚀刻阻止膜13。
图3E为比较例中衬底的剖面图，在该比较例中，通过使用不包含NF3的气体进行蚀刻。所用蚀刻气体为CHF3、Ar和O2的混合气体，其各自的流量分别为30sccm、200sccm和8sccm。蚀刻室100内的压力为6.65Pa(50毫乇)，供应上电极102的电源为2000W，供应下电极101的偏压电源为1500W，下电极101的温度为20℃。
在这些蚀刻条件下，蚀刻阻止膜13相对于中间层绝缘膜14的蚀刻选择比不足。因此难以确保去除暴露于通孔14A底端的蚀刻阻止膜13，并且临近通路孔14A的中间层绝缘膜14的上面区域被蚀刻。
在第二实施例中，通过将NF3添加入氟碳化合物气体中，可以可靠地去除由含氢SiC制成并暴露于通孔14A底端的蚀刻阻止膜13，并且可以暴露下面的配线。
下面，参照图4A-4E，对根据本发明第三实施例的半导体器件制造方法进行说明。在第一和第二实施例中，通路孔在铜配线上穿过中间层绝缘膜形成。在第三实施例中，形成用于配置键合焊盘的开口。
如图4A所示，铜配线22埋入在中间层绝缘膜21的表面层上形成的槽中，该中间层绝缘膜在半导体衬底上形成。厚度为50nm的SiC蚀刻阻止膜23、厚度为400nm的SiO2保护膜24和厚度为300nm的SiC涂敷膜25在铜配线22和中间层绝缘膜21上依次形成。与形成图1A中所示的第一实施例中的蚀刻阻止膜3相同，蚀刻阻止膜23和涂敷膜25通过等离子增强化学气相淀积形成。与形成图3A中所示的第二实施例中的蚀刻阻挡膜14相同，保护膜24通过等离子增强化学气相淀积形成。
具有开口26A的光刻胶膜26涂敷于涂敷膜25上。当沿平行于衬底表面法线的方向观察时，开口26A包含于配线22的区域之中。
如图4B所示，通过使用光刻胶膜26作为掩模，涂敷膜25被蚀刻以形成凹部27。这种蚀刻在与蚀刻图3D中所示的第二实施例中的蚀刻阻止膜13的相同蚀刻条件下进行。凹部27在深度方向上到达保护膜24的中间位置。
如图4C所示，进一步蚀刻保护膜24，以在凹部27的底端暴露蚀刻阻止膜23。对保护膜24进行蚀刻的条件与图3B中所示第二实施例中中间层绝缘膜14的蚀刻条件相同。
如图4E所示，暴露于凹部27底端的蚀刻阻止膜23被蚀刻。这种蚀刻的条件与图3D中所示第二实施例中蚀刻阻止膜13的蚀刻条件相同。从而使铜配线22暴露于凹部27的底端。形成覆盖涂敷膜25和凹部27内表面的Al膜，然后构图以形成键合焊盘28。
在第三实施例中，也通过使用CHF3和NF3的混合气而实施图4B中对涂敷膜25的蚀刻。因此有可能以好的重现性形成穿过涂敷膜25的凹部27，该涂敷膜由氢化的SiC制成。使用未添加NF3的碳氟化合物气体进行蚀刻则不能获得涂敷膜25与光刻胶膜26间足够高的蚀刻选择比。因此，如图4F所示，光刻胶膜26被减薄，并且凹部27不能穿过涂敷膜25而形成。
在上述第一到第三实施例中，使用了添加NF3的CHF3气体。作为CHF3的替代品，可以使用通式为CxHyFx(x、y和z为满足x≥0，y≥0和z≥0的整数)碳氟化合物气体。作为NF3的替代，可以使用与NF3具有相同属性的SF6。
下面，参照图5A-5H，对根据第四实施例的半导体器件制造方法进行说明。
如图5A所示，中间层绝缘膜30在半导体衬底上形成。厚度为500nm的FSG配线层绝缘膜31在中间层绝缘膜30上形成。例如，可以用SiH4、SiF4、N2O和N2作为源气体通过等离子增强化学气相淀积形成配线层绝缘膜31。可以在使用C4F8、C5F8、Ar、CO和O2的混合气的情况下用RIE蚀刻配线层绝缘膜31。可以将SiN蚀刻阻止膜等嵌入中间层绝缘膜30和配线层绝缘膜31之间，以控制配线槽31A的深度。
如图5B所示，厚度为25nm的TaN阻挡金属层32通过溅射形成，该阻挡金属层覆盖配线层绝缘膜31表面和配线槽31A的内表面。厚度为200nm的籽(seed)铜层通过溅射在阻挡金属层32上形成。厚度为1300nm的铜膜33L通过电镀在籽铜层上形成。铜膜33L完全填埋了配线槽31A的内部空间。
如图5C所示，进行化学机械抛光(CMP)以去除位于配线槽31A内之外的不必要的阻挡金属层32和铜膜33L。从而仅留下位于配线槽31A中的铜配线33。CMP在形成凹陷(dishing)以使铜配线33的上表面低于配线层绝缘膜31的条件下进行。
如图5D所示，TaN阻挡金属层34通过溅射形成，该阻挡金属层34覆盖铜配线33和配线层绝缘膜31的表面。设定阻挡金属层34的厚度，以使凹陷形成的铜配线33的凹坑被阻挡金属层34填埋。
如图5E所示，进行二次CMP以去除配线槽31A之外不必要的阻挡金属层34。从而在配线槽31A内形成铜配线33，铜配线的侧壁和上下表面被金属阻挡层32和34包裹。
作为进行二次CMP的替代，还可以进行深蚀刻(etch-back)。一次CMP仅可去除图5B中所示的铜膜33L，而将阻挡金属层32留在配线层绝缘膜31上，并且二次CMP将阻挡金属层32和图5D中所示的阻挡金属层34一齐去除。
如图5F所示，厚度为50nm的SiC蚀刻阻止层41、FSG中间层绝缘膜42和厚度为50nm的SiN抗反射膜43依次在SiN配线层31和铜配线33上形成。形成蚀刻阻止膜41的方法与形成图1A中所示第一实施例中蚀刻阻止膜3的方法相同。形成中间层绝缘膜42的方法与形成下面的配线层绝缘膜31的方法相同。形成抗反射膜43的方法与形成图3A中所示第二实施例中的抗反射膜的方法相同。
如图5G所示，光刻胶膜44在抗反射膜43上形成。与通路孔相对应的开口44A穿过光刻胶膜44形成。当沿平行于衬底表面法线的方向观察时，开口44A位于铜配线33的部分表面区域。通过使用光刻胶掩模44作为蚀刻掩模，将抗反射膜43和中间层绝缘膜42蚀刻到中间层绝缘膜42在深度方向上的中间位置，由此形成通路孔45。然后去光刻胶膜44。
然后，在抗反射膜43上形成光刻胶膜47。与配线槽相对应的开口47A穿过光刻胶膜47而形成。开口47A位置位于通路孔45之上。通过使用光刻胶膜47作为掩模，抗反射膜43和中间层绝缘膜42被蚀刻。从而形成对应于开口47A的配线槽46，并且通路孔45进一步被蚀刻，以在通路孔45的底端暴露出蚀刻阻止膜41的部分表面。
如图5H所示，暴露于通路孔45底端的蚀刻阻止膜41被干蚀刻，以暴露位于其下面的阻挡金属层34。下面说明蚀刻阻止膜41的蚀刻条件。所用蚀刻气体为CHF3、SF6、Ar和O2的混合气，其各自的流量分别为30sccm、10sccm、200sccm和8sccm。蚀刻室100内的压力为6.65Pa(50毫乇)，供应上电极102的电源为2000W，供应下电极101的偏压电源为1500W，下电极101的温度为20℃。
在第四实施例中，由于使用添加SF6的CHF3混合气体，基本上可以可靠地蚀刻位于通路孔45底端的蚀刻阻止膜41。如果铜暴露于蚀刻后的表面，为了防止铜的腐蚀，将NF3添加到碳氟化合物气体中比添加SF6更为优选。在第四实施例中，由于铜配线33的上表面被TaN阻挡金属层34覆盖，故可以使用SF6。Ta、Ti或TiN可以作为替代TaN的阻挡金属层材料。
在第一到第四实施例中，通过使用添加SF6或NF3的碳氟化合物混合气体对含氢的SiC膜进行蚀刻。SF6或NF3气体都可以被添加入碳氟化合物气体中。为了保证添加SF6或NF3气体的效果，优选将SF6或NF3的流量和碳氟化合物气体的流量之间的比设定在0.1-0.5的范围内或者更低。
在第一到第四实施例中，虽然CHF3被用作碳氟化合物气体，但也可以使用通式为CxHyFz(x、y和z为满足x≥0，y≥0和z≥0的整数)的气体。这种气体诸如CF4、CH2F2、C4F8、C5F8、C4F6等。
当对含氢的SiC膜进行蚀刻，特别是对氢的原子百分比为20％的SiC膜进行蚀刻时，将NF3或SF6添加到蚀刻气体中会有明显的效果。当SiC膜被用作硬掩模或蚀刻阻止膜时，优选将氢的原子百分比设定为50％或者更低。
在上述实施例中，采用SiLK(Dow化学公司)、SiO2或FSG作为中间层绝缘膜材料。也可以采用蚀刻抗力与SiC材料不同的其它绝缘材料。比如，中间层绝缘膜可以采用下列膜：由磷硅酸盐玻璃(PSG)制成的膜、硼磷硅酸盐玻璃(BPSG)膜、氢倍半硅氧烷(HSQ)膜、四乙基原硅酸盐(tetraethylorthosilicate)(TEOS)的淀积膜、由在玻璃上旋涂(spin-on-glass)制成的膜、含碳的氧化硅膜、含硅的发泡多孔膜、有机材料绝缘膜等。有机绝缘膜的例子聚芳基醚，即联信公司的FLARE。
在上述实施例中，虽然使用了平行板RIE***进行干蚀刻，但也可以使用诸如电子回旋共振等离子(ECR等离子)蚀刻***、电感耦合等离子(ICP)蚀刻***和固定壁离心分离(helicon)等离子蚀刻***等的其它蚀刻***。
在上述实施例中，Si(CH3)4、NH3和N2被用作源气体通过等离子增强化学气相淀积形成SiC膜。但也可以使用其它气体。例如可以使用Si(CH3)3H、NH3和He的混合气体。由这些源气体制成的SiC膜由于Applied Materials公司的商品名BLOK而被人们所熟悉。
下面，参照图6-9，对根据第五实施例的半导体制造方法进行说明。在第一到第四实施例中，半导体器件制造方法的特征在于蚀刻含氢的SiC膜的工艺。第五实施例的特征在形成SiC膜的方法。
当通路孔14A穿过上层中间层绝缘膜14形成时，图3B中所示的第二实施例中的SiC蚀刻阻止膜13具有蚀刻阻止膜的功能。因此，在中间层绝缘膜14的蚀刻条件下，蚀刻阻止膜13的蚀刻速度必须充分地足够低于中间层绝缘膜14的蚀刻速度。
SiO2膜对用作传统蚀刻阻止膜的SiN膜的蚀刻选择比约为9.5。众所周知，SiO2膜对SiC膜的蚀刻选择比降低到约为7。蚀刻选择比，特别是在使用位于通路孔底端的蚀刻阻止膜时的蚀刻选择比，明显降低。在通路孔底端，FSG膜与SiN膜的蚀刻选择比约为28，而SiO2膜与SiC膜的蚀刻选择比约为17。可以将在通路孔底端蚀刻被阻止时的选择比的大幅度降低归因于，在通路孔底端的蚀刻更多地受控于化学反应而不是溅射。
图6为SiC膜的傅里叶变换红外(FT-IR)光谱，该SiC膜在SiO2或FSG的蚀刻条件下具有相对较低的蚀刻速度。横坐标代表波数，单位为cm-1，纵坐标代表吸收率。可以看出，不但出现了Si-C键产生的峰，而且出现了Si-OCH键产生的峰。Si-OCH键产生的峰比Si-C键产生的峰更强。可以认为由于Si-C膜包含较多的Si-OCH键，在SiO蚀刻条件下的SiC膜的蚀刻速度变快。
图7为在不同膜形成条件下形成的五片SiC膜的FT-IR光谱结果。该Si-C膜通过使用四甲基硅烷和CO2作为源气体形成。附于图7中所示曲线的数值代表四甲基硅烷与CO2的流量比。
当流量比变大(四甲基硅烷对CO2的流量比变大)时，Si-C键产生的峰变高。当流量比变小时，Si-OCH键产生的峰变大。由此可知，较多的氧气和氢气被捕获进入各SiC膜中。
图8为形成SiC膜时四甲基硅烷和CO2间的流量比与各SiC膜的蚀刻速度之间的关系。横坐标代表四甲基硅烷和CO2间的流量比，纵坐标代表蚀刻速度，单位为“nm/min”。所用蚀刻条件如下所述。
C4F8的流量为8sccm，C5F8的流量为3sccm，Ar的流量为320sccm，CO的流量为190sccm，O2的流量为8sccm。压力为4Pa(30毫乇)，电源为1750W，偏压电源为1400W，下电极101的温度为20℃。
如果流量比高于0.2，蚀刻速度几乎不受流量影响，并分布于30nm/min附近。可以看出在低于0.2的范围内时蚀刻速度变快。因此，如果SiC膜被用作蚀刻阻止膜，优选将源气体间的流量比设定为0.2或更高。
图9为形成SiC膜时四甲基硅烷和CO2间的流量比与应力位移之间的关系。横坐标代表四甲基硅烷和CO2间的流量比，纵坐标代表应力位移，单位为“MPa/cm2”。应力位移用形成膜10-12天后各衬底的弯曲来进行测量。可以理解，当流量比变大时，应力位移沿负方向变大。可以发现，应力位移绝对值较大的试样尤其位于大于0.6的流量比的范围内。较大的应力位移意味着SiC膜质量不稳定。因此优选将流量比设定为小于0.6。
从上述研究中可以看出，如果在对SiO2膜进行蚀刻的条件下蚀刻速度较小，并且如果要获得具有稳定性质的SiC膜，优选将四甲基硅烷与CO2的流量比设定在0.2-0.6的范围内，更优选在0.3-0.5的范围内。
下面，参照图10A-10N，结合第一到第五实施例的半导体制造方法，对使用大马士革方法制造半导体器件的方法进行说明。
如图10A所示，硅衬底51在其表面上具有元件隔离绝缘区域52。元件隔离绝缘区域52通过硅局部氧化(LOCOS)或者浅的沟槽隔离(STI)而形成。被元件隔离绝缘区域52环绕的活性区具有包含门电极53G、源区53S和漏区53D的金属氧化物半导体场效应晶体管(MOSFET)。门电极53G的上表面具有SiO2上绝缘膜53I。门电极53G的侧壁和上绝缘膜53I具有侧壁隔片53W。MOSFET53可以通过重复公知的光刻法、蚀刻法和离子注入法等形成。
在衬底51的表面上，形成由SiC制成的蚀刻阻止膜57覆盖MOSFET53。蚀刻阻止膜57在如第五实施例中所述的优选膜形成条件下形成。在该蚀刻阻止膜57上，厚度为500nm的磷硅酸盐玻璃(PSG)中间层绝缘膜60通过化学气相淀积(CVD)和CMP而形成。
下面说明图10B中所示的工艺。光刻胶掩模61在中间层绝缘膜60的表面上形成。开口在对应于源区53G和漏区53D的区域中穿过光刻胶膜61形成。通过使用光刻胶膜61作为掩模，对中间层绝缘膜60进行蚀刻，以在对应源区域53G和漏区53D的区域中形成接触孔62S和62D。这种蚀刻在蚀刻阻止膜57处停止。然后将光刻胶膜61去除。
在图10B中所示的例子中，当沿平行于衬底法线的方向观察时，接触孔62D与门电极53G部分重叠。
如图10C所示，暴露于接触孔62S和62D底端的蚀刻阻止膜57被去除。这种蚀刻在第二实施例中所述的优选蚀刻条件下进行。从而暴露源区53G和漏区53D的部分区域。由于上绝缘膜53I置于门电极53G之上，所以没有暴露门电极53G。
如图10D所示，形成厚度为30nm的阻挡金属层覆盖62S和62D的内表面以及蚀刻阻止膜57的上表面。例如，阻挡金属层63由Ti、TiN和TaN制成。在阻挡金属层的表面上形成钨(W)层，该钨层的厚度使得钨层足以填埋接触孔62S和62D的内部。例如，阻挡金属层和W层通过CVD形成。
进行CMP直到中间层绝缘膜60暴露，以去除不必要的阻挡金属层和W层。从而使由阻挡金属层63和W层制成的导电塞64留在接触孔62S和62D中。
如图10E所示，在中间层绝缘膜60上形成厚度为50nm的SiC蚀刻阻止膜69。在该蚀刻阻止膜69上形成厚度为250nm的第一配线层绝缘膜70。例如，第一配线层绝缘膜70由FSG制成。
在第一配线层绝缘膜70上，厚度为150nm的SiO2覆盖膜(capfilm)71通过等离子增强化学气相淀积形成。在覆盖膜上，形成光刻胶图案74。光刻胶图案74具有开口76，该开口贯穿其中，并与第一配线层绝缘膜70中的配线相对应。开口76通过通常的光刻法形成。
如图10F所示，通过使用光刻胶图案74作为掩模，对盖层71和第一配线层绝缘膜70进行蚀刻。使用C4F8、C5F8、Ar、CO和O2的混合气作为蚀刻气体通过RIE对盖层71和第一配线层膜70进行蚀刻。从而使与光刻胶图案74的开口76相对应的配线槽75穿过第一配线层绝缘膜70而形成。在配线槽75形成之后，去除光刻胶图案74。然后，暴露于配线槽75底端的蚀刻阻止膜69被去除。
如图10G所示，导电塞64的上表面暴露于相应配线槽75的底端。形成厚度为25nm的阻挡金属层72L，覆盖配线槽75的内表面和覆盖膜71的上表面。阻挡金属层72L通过溅射由TiN或TaN制成。铜导电层73L在阻挡层72L的表面上形成。导电层73L通过用Cu籽层(seedlayer)涂敷阻挡金属层72L而形成，其厚度足以使其填埋配线槽75的内部。
如图10H所示，进行CMP直到覆盖膜71被暴露。从而覆盖配线槽75内表面的阻挡金属层72和填埋配线槽75内部的Cu配线73被留在配线槽内。
如图10I所示，在覆盖膜71上，依次淀积厚度为50nm的SiC扩散阻挡膜80、厚度为800nm的FSG中间层绝缘膜81、厚度为100nm的SiO2覆盖膜85和厚度为50nm的SiC硬掩模。
例如，扩散阻挡膜80在第五实施例中所述的优选膜形成条件下形成。并且形成硬掩模86的条件与图1A中所示第一实施例中形成硬掩模5的条件相同。
如图10J所示，对掩模86进行构图以形成开口87。开口87与在配线层绝缘膜81中形成的布线图案相对应。在与图1B所示第一实施例中蚀刻硬掩模5相同的条件下对硬掩模86进行构图。
如图10K所示，在覆盖膜85上形成光刻胶图案90，该覆盖膜85暴露于开口87的底端和硬掩模86上。光刻胶图案90具有开口91，该开口91与穿过中间层绝缘膜81而形成的通路孔相对应。当沿平行于衬底表面法线的方向观察时，开口91包含于穿过硬掩模形成的开口87之中。通过使用光刻胶图案90作为掩模，对覆盖膜85进行蚀刻，并将中间层绝缘膜81蚀刻到其中间深度以形成通路孔92。
在通路孔92形成之后，灰化和去除光刻胶图案90。
如图10L所示，通过使用硬掩模86作为蚀刻掩模，从中间层绝缘膜81的上表面对其进行蚀刻，达到其中间深度，以形成配线槽93。此时，进一步对通路孔92的底端进行蚀刻，并最终形成穿过中间绝缘膜81的通路孔92。使用C4F8、C5F8、Ar、CO和O2的混合气体作为蚀刻气体通过RIE进行这种蚀刻。
如图10M所示，对暴露于通路孔92底端的硬掩模86和扩散阻挡膜80进行蚀刻。这种蚀刻的条件与图3D中所示第二实施中蚀刻阻止膜13的蚀刻条件相似。
如图10N所示，通路孔92的内表面和配线槽93被阻挡金属层150覆盖，并且通路孔和配线槽93的内部被Cu配线填埋。阻挡金属层150和Cu配线151的形成条件与在第一配线层绝缘膜中形成阻挡金属层72和Cu配线73的条件相同。
综上所述，SiC膜可以被用作硬掩模或蚀刻阻止膜。与传统所用SiN相比，可以减少布线图案间的寄生电容，使高速运算的半导体集成电路器件变为可能。
根据优选实施例对本发明进行了说明。本发明并不仅限于上述实施例。很明显，本领域技术人员可以进行不同的修改、改善和组合等。

Claims (12)

1.一种制造半导体器件的方法，包含下列步骤：
在半导体衬底上形成第一膜，该第一膜由蚀刻抗力与碳化硅不同的材料制成；
在上述第一膜上形成第二膜，该第二膜由加氢的碳化硅制成；
在上述第二膜上形成具有开口的光刻胶膜；
通过使用上述光刻胶膜作为蚀刻掩模，并使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对上述第二膜进行干蚀刻；并且
使用上述第二膜作为掩模对上述第一膜进行蚀刻。
2.如权利要求1所述的方法，其中，通过化学气相淀积形成上述碳化硅制成的第二膜，该化学气相淀积使用四甲基硅烷和二氧化碳作为源气体，并将四甲基硅烷与二氧化碳的流量比设定为0.2-0.6。
3.如权利要求2所述的方法，其中上述第一膜由氟硅酸盐玻璃制成。
4.一种制造半导体器件的方法，包含下列步骤：
预备具有导电区的衬底，该导电区暴露于衬底的绝缘表面的部分区域；
在上述衬底的表面上形成第一膜，该第一膜由加氢的碳化硅制成；
在上述第一膜上形成由绝缘材料制成的第二膜；
在上述第二膜上形成具有开口的光刻胶膜；
通过使用上述光刻胶膜作为蚀刻掩模对上述第二膜进行蚀刻，以形成凹部，并将上述第一膜的部分表面区域暴露于该凹部的底端；
灰化并去除上述光刻胶膜；
通过使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，干蚀刻暴露于凹部底端的上述第一膜，以暴露上述衬底的导电区；并且
将导电部件填埋入上述凹部。
5.如权利要求4所述的方法，其中，暴露于上述衬底的绝缘表面的部分区域的上述导电区为铜配线。
6.如权利要求5所述的方法，其中，上述铜配线的上表面被由选自Ta、TaN、Ti和TiN的材料制成的阻挡金属层覆盖。
7.如权利要求4所述的方法，其中，上述第二膜选自氧化硅的膜、磷硅酸盐玻璃的膜、硼磷硅酸盐玻璃的膜、氟硅酸盐玻璃的膜、氢倍半硅氧烷的膜、以四乙基原硅酸盐为源而淀积的膜、在玻璃上旋涂形成的膜、含碳的二氧化硅膜、含硅的发泡多孔膜和有机材料的绝缘膜。
8.如权利要求4所述的方法，其中，在形成上述第一膜的步骤中，通过化学气相淀积形成上述第一膜，该化学气相淀积使用四甲基硅烷和二氧化碳作为源气体，并将四甲基硅烷与二氧化碳的流量比设定为0.2-0.6。
9.一种制造半导体器件的方法，包含下列步骤：
预备具有导电部件的衬底，该导电部件暴露于上述衬底的绝缘表面的部分区域；
在上述衬底的表面上形成第一膜，该第一膜由加氢的碳化硅制成；
在上述第一膜上形成第二膜，该第二膜由蚀刻抗力与碳化硅不同的绝缘材料制成；
在上述第二膜上形成第三膜，该第三膜由加氢的碳化硅制成；
在上述第三膜上形成具有开口的光刻胶膜，当沿平行于衬底表面法线的方向观察时，该开口与上述导电部件的部分区域重叠；
通过使用上述光刻胶膜作为蚀刻掩模，并使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对上述第三膜进行蚀刻；
通过在对第二膜的蚀刻速度大于对第一膜的蚀刻速度的条件下，使用上述光刻胶膜作为蚀刻掩模对上述第二膜进行干蚀刻，以形成凹部，并在上述凹部的底端暴露第一膜的部分表面区域；
灰化并去除上述光刻胶膜；并且
通过使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对暴露于上述凹部的底端的上述第一膜进行干蚀刻，以暴露上述衬底的上述导电部件。
10.如权利要求9所述的方法，其中，在形成上述第一膜的步骤中，通过化学气相淀积形成第一膜，该化学气相淀积使用四甲基硅烷和二氧化碳作为源气体，并将四甲基硅烷与二氧化碳的流量比设定为0.2-0.6。
11.一种制造半导体器件的方法，包含下列步骤：
预备具有配线的衬底，该配线暴露于衬底的绝缘表面的部分区域；
在上述衬底表面上形成第一膜，该第一膜由加氢的碳化硅制成；
在上述第一膜上形成第二膜，该第二膜由蚀刻抗力与碳化硅不同的绝缘材料制成；
在上述第二膜上形成第三膜，该第三膜由加氢的碳化硅制成；
在上述第三上形成具有第一开口的第一光刻胶膜，当沿平行与衬底表面法线的方向观察时，该第一开口与导电部件的部分区域重叠；
通过使用上述第一光刻胶膜作为蚀刻掩模，并使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对上述第三膜进行蚀刻，以暴露上述第二膜的部分表面；
去除上述第一光刻胶膜；
在蚀刻后的上述第三膜表面上形成具有第二开口的第二光刻胶膜，该第二开口包含于第一开口的区域之内并与上述配线部分重叠；
通过使用上述第二光刻胶膜作为蚀刻掩模，蚀刻上述第二膜至少达到其中间深度；
去除上述第二光刻胶膜；
通过使用部分蚀刻后的上述第三膜作为掩模，蚀刻上述第二膜，以在形成上述第二开口的区域形成到达上述第一膜的通路孔，并且在形成第一开口而未形成第二开口的区域形成到达第二膜中间深度的配线槽；
通过使用添加SF6和NF3中的至少一个的碳氟化合物气体的混合气体，对暴露于上述通路孔的底端的上述第一膜进行干蚀刻，以暴露上述配线；并且
用导电部件填埋上述通路孔和上述配线槽内部。
12.如权利要求11所示的方法，其中，在形成上述第一膜的步骤中，通过化学气相淀积形成上述第一膜，该化学气相淀积使用四甲基硅烷和二氧化碳作为源气体，并将四甲基硅烷与二氧化碳的流量比设定为0.2-0.6。
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