CN1217355C - 集成在微电子电路内的线圈和线圈***及微电子电路 - Google Patents

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Abstract

本发明涉及集成在微电子电路(10)内的线圈(20)和线圈***，以及相应的微电子电路(10)。本发明的线圈(20)布置在芯片(11)的氧化物层(13)内，从而氧化物层(13)布置在基片(12)的基片表面(14)上。线圈(20)包括至少一个匝(21)，匝(21)由至少两个互连(22)和/或互连段(23)和链接这些互连(22)和/或互连段(23)的通路触点(40)构成，这些段分别在空间上不相连的金属化平面(24，25)上提供。为了制造高质量线圈(20)，尽量使线圈(20)的横截面(27)大，从而，标准的金属化，特别是使用铜的金属化可以用来制造线圈(20)。为达此目的，通路触点(40)由相互叠加的两个以上通路元件(42)的叠层(41)形成。金属化平面的组成部分(43)可以位于通路元件(42)之间。

Description

集成在微电子电路内的线圈和线圈***及微电子电路
本发明涉及一种集成在微电子电路内的线圈和线圈***。另外，本发明还涉及一种微电子电路。
许多电路类型如振荡器、放大器、混频器等都需要电感(线圈)。所述电感属于元件类型，如果将它们与其他电路部件一起集成在一芯片上，就会引发问题的出现。到目前为止，这意味着电感在许多情况下仍被作为分立元件使用，因为如果将它们作为线圈形式集成在芯片上的话，会有很多缺点。在很高频率的情况下，即当频率大大高于1GHz时，很多场合必须使用集成电感，因为这时通过分立线圈的引线进行信号传输是非常困难的。
图1所示为现有技术中公知的一种典型的线圈实现方法。一条金属轨迹穿过一个螺线，产生若干半径不断增大的线圈匝。如果芯片上有多个金属层，那么这些螺线可以叠置，电感通过串联相加。如果是并联，则轨迹电阻减小并导致功率损耗降低。然而，这类公知的线圈或线圈形式存在一系列的缺点，例如，一个尤其突出的缺点是磁场对基片(通常为硅基片)的穿通现象(punch-through)。一般来说，在CMOS技术中使用的是一种低阻抗基片，这种基片会使由交变磁场引起的感应电流升高，从而导致损耗增大，使集成电感(线圈)的品质因数降低。例如，在千兆赫频率范围内，与分立元线圈相比，品质因数低了若干数量级。由于线圈品质因数是模拟电路的一个重要性能变量，因此需要提高线圈的品质因数。
例如，上述线圈类型被用于标准的CMOS过程中。在这样的过程中，使用一种相对低阻抗的基片，它会相应地降低线圈的品质因数。如果使用高阻抗基片，损耗将降低而线圈的品质因数将提高。然而，高阻抗基片会对晶体管的整个一系列特性产生不良影响。假如使用了高阻抗基片，则在任何情况下，标准的CMOS过程都将成为不可能，从而必须采取一种不同的过程控制。然而，这是我们所不希望的。
另外一种提高线圈品质因数的可能性是采用一种合适的腐蚀过程将紧贴线圈下面的基片材料去掉，然后，可以在线圈平面与基片之间加上一个金属层。通过引入槽，可以防止涡流并同时可以实现基片的屏蔽。然而，这种做法的缺点是线圈匝少了一个金属面，而且，这样做只能对线圈的品质因数进行微小的改善。
已知线圈的另一个缺点是需要较大的面。图1所示线圈在电感约为9nHz的情况下需要一个0.3×0.3mm的面，如果需要更大的电感，则面要求也会相应增加。
EP-A-0 725 407介绍了一种可以集成在微电子电路内的三维线圈，在微电子电路内，该线圈的轴线与芯片表面平行。该线圈有一匝或多匝，这些匝是通过下部金属化平面的互连、上部金属化平面的互连及连接它们的通路触点构成的。总体上，“通路”(“via”)被理解为是两个金属平面之间的一个连接件。在已知方法中，电感是通过一个高导磁性材料制成的铁心获得的，该铁心***在所述互连与通路触点之间，并由此形成了该已知方法的一个基本特征。在EP-A-0 725407所披露的线圈几何形状的情况下，只有一小部分磁场进入基片，其结果是与此相关的损耗降低而线圈品质因数提高。尽管有此优点，但到目前为止，此线圈几何形状尚未使用，其原因是目前尚未找到一种与半导体兼容的铁心材料。况且，在高频率情况下，所有高导磁性材料都呈现出高反磁性损耗现象，这又限制了线圈的品质因数。此外，在采用常用金属化层的情况下，通路电阻太高。
以上述现有技术为出发点，本发明的目的是提供一种能集成在微电子电路内的线圈和线圈***，和避免上述现有技术之缺点的微电子电路。尤其是旨在能以一种简单、低成本的方式制造出高品质因数的线圈或线圈***并集成在微电子电路中。
根据本发明的第一方面，该目的可通过一种集成在微电子电路内的线圈实现；此线圈有一匝或多匝，这些匝通过至少两个互连的段和连接上述互连和/或互连段的通路触点构成，该互连段在彼此分离的金属化平面内形成。根据本发明，线圈是由两个或多个上下叠置的通路元件构成的。
这样就提供了一种具有高品质因数并易于集成到微电子电路内的线圈。就其基本结构而言，根据本发明的线圈出自于EP-A-0 725 407中所述线圈。由于其漏磁场对基片的穿通率低，所以，使用这样的线圈几何形状可以实现线圈的高品质因数。在这种线圈几何形状的情况下，电感的计算公式如下：
                  L＝μ0×μr×A×N2/1
其中，μ0为磁导率常数(1.2E-6H/M)，而μr为相对磁导率(对于铁磁材料来说，约为100,000)。A为垂直于线圈轴线的线圈截面，N为匝数，而L为线圈长度。由于上述现有技术中的诸多原因，本发明的线圈省去了磁心，取而代之的是本发明的基本概念：增大线圈的横截面。如果采用EP-A-0 725 407所述方法，在通路触点(金属间电介质)的厚度给定为0.5μm至0.3μm(金属化中的惯例)的情况下，为达到约10-20μm2的面，必须有非常长的互连。然而，这些长互连具有相应的高体电阻，从而会降低线圈的品质因数。如果选择增加匝数，那么随着线的加长，体电阻也同样会增大。
通过采用本发明中将两个或两个以上通路元件上下叠置式通路触点结构，可以以一种非常简单的方式提高线圈的横截面并由此改善线圈的品质因数。将多个叠置通路元件用作通路触点可以达到这样一个效果，即标准金属化可被用来制作线圈。这意味着不必再使用深通路触点上特定厚度的金属间电介质来增加横截面了。若要制作与标准金属化的特定深度不同的特殊通路触点，只有借助于特殊过程才有可能，其结果是此类线圈的制作既结构复杂又成本昂贵。本发明线圈的另一优点是可通过短互连实现较大的线圈横截面。另外，本发明还可以省去一个附加磁心，而此铁心是EP-A-0 725 407所披露方法中的一个基本必备条件。
在现代硅技术中，通常有4到6个金属平面，这意味着最底部与最顶部金属层(金属化平面)之间的距离可能达到4μm。如果在一标准金属化中，上下金属化平面之间的连接不是通过一个特定长度的通路触点而是通过上下叠置的通路元件来实现，线圈横截面高度可达到精确的所述4μm。正如前面已说明的那样，在目前已知方法中，线圈的两个互连之间的距离约为0.5μm。
在一个具体示例中，本发明的线圈可以有一匝或多匝，在所有情况下一个线圈匝由最底部和最顶部金属化平面上的互连片或互连所构成，也可由用作垂直连接的、由上述金属化平面间两个或多个通路元件的叠置制成的通路触点所构成。
根据本发明的一方面，提供了一种集成在位于芯片上的微电子电路内的线圈，具有有至少一个线圈匝，线圈匝由在彼此分离的金属化平面内形成的互连和/或互连段和连接所述互连和/或互连段的通路触点构成，其中每个通路触点则是由两个以上通路元件上下叠置形成的叠层所构成。
根据本发明的一个优选实施例，所述通路触点的方向与互连和/或互连段垂直。
根据本发明的一个优选实施例，至少在叠层的单个通路元件之间配置金属化平面的组成部件。
根据本发明的一个优选实施例，所述互连和/或互连段及通路触点构成线圈的横截面的边界。
根据本发明的一个优选实施例，构成线圈的线圈匝或多匝的互连和/或互连段分别布置在彼此相隔4μm的金属化平面中。
根据本发明的一个优选实施例，所述互连和/或互连段和/或通路元件和/或配置在各通路元件之间的金属化平面组成部件均由铜构成。
根据本发明的一个优选实施例，所述线圈用于集成在布置在基片之上和/或之内的微电子电路内；并且线圈轴线与基片表面水平。
根据本发明的一个优选实施例，线圈轴线形成一个闭合的线路，但所述线圈的线圈头和线圈尾之间存在一个间隙。
通路触点的方向要至少与互连和/或互连段基本垂直，这样做会更加有利。
金属化平面的组成部分最好要起码配置在一叠通路元件中各通路元件之间。
以此方式构成的通路触点使标准金属化用于制作线圈成为可能。在此情况下，人们已经惊奇地发现，由此构成的通路触点与其他情况下所必需的较厚的单一部件通路触点相比没有任何缺点。
互连和/或互连段及通路触点最好确定线圈的横截面的界线。该横截面是由构成互连或互连段的金属化平面之间的垂直距离及该金属化平面上的互连或互连段的相应长度决定的。这些长度可以在线路体电阻的限度内自由选择。因此，对应的金属化平面上的线路段越长，横截面可能会相应地越大。
构成线圈匝的互连和/或互连段最好彼此相隔4μm布置。正如前面已经提到的，例如当有4至6个金属化平面时，此距离就会产生。
在另一个改进方法中，互连和/或互连段和/或通路元件和/或在各通路元件之间提供的金属化平面组成部分可以用铜构成，尤其最好是由电解沉积铜构成。当使用铜时，组成部分仅有一个低电阻。如果铜被用作互连材料的话，由两个或多个通路元件叠置构成的通路触点的电阻也很低。例如，在0.18μm技术条件下，此电阻可达到3Ω。通过将n个通路叠层并联，可以将该电阻降至1/n。如果使用标准铜金属化来制作线圈的话，还可以，例如在此方法中，使用低阻抗铜填充金属平面(通路元件)之间的垂直连接片。
尤其便利的方法是使用电解沉积铜。这种生产铜的方法实际上早已为人们所知。例如，Alexander E.Braun在1999年4月份“国际半导体”杂志第58页上发表的论文“铜电镀”中就对此进行过介绍；其所披露的内容本发明的介绍中引作参考。
本发明可以构成一种更便于集成在基片上和/或基片内微电子电路中的线圈；该线圈轴线与基片表面平行，这样做可以减小漏磁场对基片的穿通，从而使线圈品质因数提高。
线圈的头和尾最好相邻布置，以便使线圈轴线形成一个至少近似的闭合线路，最好是一个圆形线路。这样的线圈轴线形式可以减小泄漏损失，从而进一步提高线圈品质因数。尤其当线圈轴线形成一个近似圆形线路时，此几何形状可使线圈以一种合适的方式进行横向屏蔽。关于这一点，将在本说明书关于线圈***部分进行更详细的解释说明。
本发明的第二方面提供一种用于集成在微电子电路内的线圈***；根据本发明，该微电子电路以具有上述一个或多个本发明线圈为特征。关于本发明线圈***的优点、作用、效果和工作方式，可参见上述关于本发明线圈说明的全部内容，这些说明在此引作参考。
根据本发明的另一方面，提供了一种集成在微电子电路中的线圈***，包含一个或多个上述本发明第一方面所提供的线圈。
根据本发明的一个优选实施例，为对线圈进行屏蔽，配置了若干个由一个或多个通路元件构成的通路叠层；其中，所述通路叠层被布置在线圈外面。
根据本发明的一个优选实施例，所述通路叠层与线圈轴线垂直。
根据本发明的一个优选实施例，配置至少一个屏蔽平面，用于对所述线圈进行垂直屏蔽。
根据本发明的一个优选实施例，所述屏蔽平面的形式为一个金属平面。
为对线圈进行屏蔽，最好配置若干个由一个或多个通路元件构成的通路叠层。这些通路叠层最好布置在线圈外面，尤其最好围绕在线圈***。如果整个一系列通路叠层被一个挨一个地布置在线圈周围，那么该线圈就会实现有效的横向屏蔽。
通路叠层的方向最好近似垂直于线圈轴线。
在另一个改进方案中，为对线圈进行垂向屏蔽，可至少配置一个屏蔽平面。
作为举例，屏蔽平面形式可以是一个金属平面。
在另一个改进方案中，屏蔽平面形式可以是一个多晶硅平面或一个带有一高掺杂基片的结构。
如果有足够的金属化平面的话，那么最顶部的金属化平面可以被用作屏蔽平面，对线圈进行上部垂直屏蔽。该金属平面最好形成一个开槽区以防止涡流电流。可以利用一个形式为多晶硅层或高掺杂基片结构的屏蔽平面对线圈进行下部屏蔽。这个下部屏蔽平面也最好采用开槽区形式。
本发明的第三个方面提供一个具有若干集成元件并且其中至少一个元件为电感的微电子电路。根据本发明的微电子电路的特征是所配置的电感元件是按照上文所述本发明内容而形成的线圈和/或线圈***。这样就可以创造出能集成高品质因数线圈或线圈***的微电子电路，以便使这类微电子电路也能应用于高于1GHz的极高频率范围。关于本发明的微电子电路的优点、作用、效果和工作方式，同样可以参见上述有关本发明线圈和线圈***说明的全部内容，这些说明是在此引作参考。
这种微电子电路最好布置在一个由一个基片和至少一个氧化物层构成的芯片上和/或芯片内。
线圈，例如线圈***，最好布置在氧化物层内。这样的话，就可以籍助于标准金属化来制作线圈了。
下面将参照附图并借助于具体实施例对本发明进行更详尽的说明：其中：
图1为现有技术线圈结构的平面视图；
图2为本发明线圈第一具体实施例图；
图3为图2所示的本发明线圈截面示意图，该线圈集成在微电子电路中；
图4为图2所示本发明线圈的更详尽视图；
图5为图4所示本发明线圈的截面示意图，图中标出了磁力线轮廓；
图6为本发明线圈的另一具体实施例图；
图7为采用图6所示线圈的本发明线圈***平面示意图；
图8为沿图7所示剖面线VIII-VIII的本发明线圈***截面视图；
图9为采用图6所示线圈的本发明线圈***的另一具体实施例图；以及
图10为沿图9所示剖面线X-X的本发明线圈***截面视图。
图1所示为现有技术线圈90。线圈90有一个金属轨迹91，该轨迹穿过一个螺线并产生若干半径不断增大的线圈匝92。如果有多个金属层，则以此方式构成的线圈90可以上下叠置并可串联或并联。然而，此线圈90存在本说明书中提及的缺点。
图2和图3所示为本发明线圈20集成在微电子电路10中的第一具体实施例。如图3所示，微电子电路10布置在芯片11内，而芯片11又是由一个基片12和至少一个氧化物层13构成的。在该典型实施例中，氧化物层13布置在基片表面14上。
线圈20有一个线圈头29和一个线圈尾30及若干线圈匝21。每个线圈匝21都是由互连22或互连段23构成的。互连22或互连段23由下部金属化平面24和上部金属化平面25构成。为连接两个金属化平面24、25或互连22或互连段23，金属化平面24和25之间提供了被称之为通路触点40的垂直连接片。线圈匝21的所有构成件都是由铜制成的，因而只具有很小的电阻。被线圈匝21所封闭的线圈横截面27是由上部金属化平面25与下部金属化平面24之间的垂直距离28所决定的。此距离在本具体实施例中约为4μm。此外，线圈横截面27是由下部和上部金属化平面24和25上的互连22或互连段23的长度所决定的。这些长度可以在线路体电阻的限度范围内自由选择，这意味着下部和上部金属化平面24、25上的线段越长，横截面也就可能相应地越大。
为了能够通过标准金属化来制作线圈20而不必采用通过复杂和昂贵的过程方可制作的深通路触点，通路触点40有一个由两个或多个通路元件42制成的叠层41。在下部和上部金属化平面24、25之间形成的不同金属化平面组成部分43位于各通路元件42之间。如果铜被用作互连材料(可以采用电解沉积铜)，那么，由上下叠置的通路元件42构成并且元件之间有金属化平面组成部分43的叠层41的电阻仍然会很低。
另外，如图4和图5所示，线圈20的线圈轴线26相对于基片表面14水平形成。这样可降低漏磁场对基片12的穿通。图5中所示磁力线60的轮廓对此进行了图示说明。
由于可用标准金属化制作的大线圈截面27，可以省去EP-A-0 725407中所述的电磁线圈。
图6所示为本发明线圈20的另一具体实施例。在线圈20中，线圈轴线26有一个至少近似闭合的圆形线路。因此，整个线圈20也获得了一个近似圆形的外观。这种线圈结构所能达到的是，除了线圈轴线26形成一个闭合线路之外，线圈头29和线圈尾30也直接彼此相邻。由于减少了泄露成分，线圈20的这种结构可以进一步提高线圈品质因数。图6所示线圈20的基本结构与图2至图5中所示线圈20的基本结构近似相同，因此相同的元件用相同的标号表示，并且为防止重复，还参照了典型实施例的说明。
图7和图8所示为一线圈***70，在该***中，使用了一个或多个图6中的线圈20。为了更加清晰，图中仅例示了一个单一的线圈20。线圈20也同样是微电子电路10的一个组成部分并且布置在芯片11的氧化物层13内，而氧化物层13则位于基片12的表面14上。
为了能够实现对线圈20的有效横向屏蔽，配置了一系列通路叠层71；它们被一个挨一个地布置在线圈圆周72外面的区域内并环绕线圈20放置。通路叠层71与通路触点40平行延伸。
与通路触点40相同，通路叠层71由两个或多个通路元件75构成，各元件之间有金属化平面的组成部分76。如同线圈20，最底部的金属化平面为金属化平面24，而最顶部的金属化平面为金属化平面25。因此，标准金属化(尤其最好是标准铜金属化)也可被用来制作通路叠层71。通路叠层71可以与线圈20同时制作。
与通路40和线圈20相比，通路叠层71是通过对应的触点50与基片12相连接。
最后，图9和图10为图7和图8所示线圈***的一个改进型具体实施例。在此情况下，为了与图7和图8相比较，同样的元件仍以同样的参考数码来表示。
除了图7和图8中所示线圈***70外，图9和图10所示线圈***70有一个上部屏蔽平面73和一个下部屏蔽平面74。如果图10所示微电子电路10中有充足的金属化平面，最顶部的金属化平面(即现屏蔽平面73)可以用来对线圈20的上部进行垂直屏蔽。在本具体实施例中，上部屏蔽平面73是由金属构成。为防止涡流电流，上部屏蔽平面被形成为一个开槽区。
为了对线圈20的下部进行屏蔽，可以使用下部屏蔽平面74；该平面的形式可以是一个多晶硅层或一个带高掺杂基片的结构。与上部屏蔽平面73相同，下部屏蔽平面74也可以构形为一个开槽区。

Claims (20)

1.一种集成在位于芯片上的微电子电路(10)内的线圈，具有有至少一个线圈匝(21)，线圈匝(21)由在彼此分离的金属化平面(24，25)内形成的互连(22)和/或互连段(23)以及连接所述互连(22)和/或互连段(23)的通路触点(40)构成，其中每个通路触点(40)则是由两个以上通路元件(42)上下叠置形成的叠层(41)所构成。
2.根据权利要求1所述的线圈，其中，所述通路触点(40)的方向与互连(22)和/或互连段(23)垂直。
3.根据权利要求1或2中的线圈，其中，至少在叠层(41)的单个通路元件(42)之间配置金属化平面的组成部件(43)。
4.根据权利要求1或2所述的线圈，其中，所述互连(22)和/或互连段(23)及通路触点(40)构成线圈(20)的横截面(27)的边界。
5.根据权利要求1或2所述的线圈，其中，构成线圈(20)的线圈匝(21)或多匝的互连(22)和/或互连段(23)分别布置在彼此相隔4μm的金属化平面中。
6.根据权利要求1或2所述的线圈，其中，所述互连(22)和/或互连段(23)和/或通路元件(42)和/或配置在各通路元件(42)之间的金属化平面组成部件(43)由铜构成。
7.根据权利要求6所述的线圈，其中所述铜是电解沉积铜。
8.根据权利要求1或2所述的线圈，其中，所述线圈(20)用于集成在布置在基片(12)之上和/或之内的微电子电路(10)内；并且线圈轴线(26)与基片表面(14)水平。
9.根据权利要求1或2所述的线圈，其中线圈轴线(26)形成一个闭合的线路，但所述线圈(20)的线圈头(29)和线圈尾(30)之间存在一个间隙。
10.根据权利要求9所述的线圈，其中所述闭合的线路是一个圆形线路。
11.一种集成在微电子电路(10)中的线圈***，包含一个或多个在权利要求1所述的线圈(20)。
12.根据权利要求11所述的线圈***，其中，为对线圈(20)进行屏蔽，配置了若干个由一个或多个通路元件(75)构成的通路叠层(71)；其中，所述通路叠层(71)被布置在线圈(20)外面。
13.根据权利要求12所述的线圈，其中所述通路叠层(71)围绕在所述线圈***。
14.根据权利要求12所述的线圈***，其中，所述通路叠层(71)与线圈轴线(26)垂直。
15.根据权利要求11至14的任一项所述的线圈***，其中，配置至少一个屏蔽平面(73，74)，用于对所述线圈(20)进行垂直屏蔽。
16.根据权利要求15所述的线圈***，其中，所述屏蔽平面(73)的形式为一个金属平面。
17.根据权利要求15所述的线圈***，其中，屏蔽平面(74)形成为一个多晶硅平面或一个带高掺杂基片的结构。
18.一种具有若干集成元件并且其中至少一个元件为电感的微电子电路；其中，作为电感配置的元件是权利要求1或2所述的一个线圈(20)和/或权利要求11、12或14的所述的一个线圈***(70)。
19.根据权利要求18所述的微电子电路，该电路布置在一个芯片(11)之上和/或之内，其中，所述芯片(11)由一个基片(12)和至少一个氧化物层(13)构成。
20.根据权利要求19所述的微电子电路，其中，所述线圈(20)和/或线圈***(70)布置在所述氧化物层(13)内。
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