CN118231456A - 一种碳化硅沟槽mos器件及其制备方法、芯片 - Google Patents
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Abstract
本申请属于功率器件技术领域，提供了一种碳化硅沟槽MOS器件及其制备方法、芯片，由电荷存储层与第二P型重掺杂层组成凹形结构，并在凹形结构内形成栅极介质层，通过在栅极介质层内设置与源极层接触的L形结构的***栅，并在***栅的水平部上设置互不接触的栅极，使得L形结构的***栅在器件正常工作时会在电荷存储层一侧感应出空穴，拓宽栅极沟槽底部的耗尽区，使此处电场降低，同时L型***栅极实现了栅极和源极解耦，提升了器件的高频性能和短路能力。
Description
技术领域
本申请属于功率器件技术领域，尤其涉及一种碳化硅沟槽MOS器件及其制备方法、芯片。
背景技术
碳化硅（SiC）功率金氧半场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）由于其更快的开关速度、更低的开关损耗和更高的工作温度范围，在电动汽车、光伏逆变器等高功率应用中已经成为绝缘栅双极晶体管（Insulate-Gate Bipolar Transistor，IGBT）的有力竞争对手。目前的碳化硅（SiC）平面MOSFET的结构设计已经接近比导通电阻（Ronsp）-击穿电压（BV）折衷关系的极限，例如，1200V的平面MOS的比导通电阻已经低至2.5 mΩ•cm2。而沟槽MOSFET不存在结型场效应晶体管（JunctionField-Effect Transistor，JFET）的区电阻，且具有更小的元胞，其有望实现更优的BV-Ronsp折衷关系，使Ronsp向2.0 mΩ•cm2以下继续发展。
目前，对于沟槽MOS，通常有3种技术结构（如图1中的结构（1）、结构（2）以及结构（3）所示）来保护沟槽拐角栅氧，从而提高器件的可靠性，具体的，结构（1）中栅极的两侧设置P型阱区（P-Well）、N型重掺杂区（N+）以及P型重掺杂区（P+），并在栅极的沟槽下方增加P型屏蔽区；结构（2）采用P型重掺杂区（P+）延伸至N-漂移区，并由其中一个P型重掺杂区（P+）包围一半栅极沟槽，牺牲元胞一侧的导通能力；结构（3）中由源极沟槽结构拓宽耗尽区，形成类超结的局部结构。上述3种技术方案均已实现量产，但仍然面临不同的问题。例如，结构（2）虽然P+屏蔽区拓宽耗尽区，减小了栅漏电荷（Qgd），但是其栅极与大面积P+相邻也增加了栅极与源极的耦合，因此栅源电荷（Qgs）大幅增加，使栅极电荷（Qg）增加，所以其开关特性较差。
发明内容
为了解决上述技术问题，本申请实施例提供了一种碳化硅沟槽MOS器件及其制备方法、芯片，旨在提升碳化硅MOSFET器件的高频性能和短路能力。
本申请实施例第一方面提供了一种碳化硅沟槽MOS器件，所述碳化硅沟槽MOS器件包括：
N型衬底层；
N型漂移层，形成于所述N型衬底层的正面；
漏极层，形成于所述N型衬底层的背面；
电荷存储层，形成于所述N型漂移层上；
第一P型重掺杂层、第二P型重掺杂层，分别形成于所述电荷存储层的两侧；且所述第二P型重掺杂层与所述电荷存储层组成凹形结构；
栅极介质层，形成于所述凹形结构内；
栅极、***栅，分别形成于所述栅极介质层内，且互不接触；其中，所述***栅为L形结构，所述栅极位于所述***栅的水平部上；
N型掺杂层，形成于所述电荷存储层与所述栅极介质层之间；
P型阱区，形成于所述电荷存储层上，且与所述第一P型重掺杂层接触；
N型源区，形成于所述P型阱区上，且与所述第一P型重掺杂层接触；
源极层，形成于所述N型源区、所述第一P型重掺杂层、所述栅极介质层以及所述第二P型重掺杂层上，且通过所述栅极介质层上的通孔与所述***栅接触。
在一些实施例中，所述碳化硅沟槽MOS器件还包括：
N型掺杂层，形成于所述电荷存储层与所述栅极介质层之间。
在一些实施例中，所述源极层与所述第二P型重掺杂层之间还设有N型重掺杂区，所述第二P型重掺杂层与所述栅极介质层之间还设有N型埋层。
在一些实施例中，所述N型掺杂层为L形结构，且所述N型掺杂层的水平部的宽度大于所述栅极的宽度。
在一些实施例中，所述栅极的厚度大于所述N型源区与所述P型阱区的厚度之和。
在一些实施例中，所述***栅的水平部位于所述栅极与所述N型掺杂层的水平部之间的区域内。
在一些实施例中，所述N型掺杂层的第一端与所述P型阱区接触，所述N型掺杂层的第二端与所述第二P型重掺杂层接触。
本申请实施例第二方面还提供了一种碳化硅沟槽MOS器件的制备方法，包括：
在N型衬底层的正面依次形成N型漂移层、电荷存储层以及P型阱区；
对所述P型阱区的部分区域进行N型离子注入工艺，以形成N型源区；
在所述N型源区两侧的区域进行P型离子注入工艺，以形成第一P型重掺杂层、第二P型重掺杂层；其中，所述第一P型重掺杂层和所述第二P型重掺杂层均与所述电荷存储层接触；
在所述N型源区与所述第二P型重掺杂层之间的区域进行刻蚀形成第一深槽，并向所述第一深槽的第一预设区域注入N型掺杂离子，以形成N型掺杂层；
在所述第一深槽的内壁形成第一介质层，并在所述第一深槽内填充多晶硅材料以形成***栅；
对所述***栅进行刻蚀形成第二深槽使得所述***栅为L形结构，并在所述***栅的表面形成第二介质层；
在所述第二深槽内壁形成第三介质层后填充多晶硅材料以形成栅极，并在所述栅极和所述***栅上继续形成第三介质层，以覆盖所述栅极和所述***栅；其中，所述栅极位于所述***栅的水平部上；
在所述第三介质层上形成通孔，并沉积源极金属材料形成源极层，所述源极层与所述***栅接触；
在所述N型衬底层的背面形成漏极层。
在一些实施例中，所述制备方法还包括对所述第一深槽和所述第二深槽内的多晶硅材料进行离子掺杂工艺。
本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的碳化硅沟槽MOS器件；或者包括如上述任一项实施例所述的制备方法制备的碳化硅沟槽MOS器件。
本申请实施例的有益效果：由电荷存储层与第二P型重掺杂层组成凹形结构，并在凹形结构内形成栅极介质层，通过在栅极介质层内设置与源极层接触的L形结构的***栅，并在***栅的水平部上设置互不接触的栅极，使得L形结构的***栅在器件正常工作时会在电荷存储层一侧感应出空穴，拓宽栅极沟槽底部的耗尽区，使此处电场降低，同时L型***栅极实现了栅极和源极解耦，使得器件的比导通电阻与短路性能更好的平衡，达到提升器件的高频性能和短路能力的目的。
附图说明
图1是本申请实施例提供的相关技术中的3种MOS器件的结构示意图；
图2是本申请实施例提供的碳化硅沟槽MOS器件的结构示意图一；
图3是本申请实施例提供的碳化硅沟槽MOS器件的结构示意图二；
图4是本申请实施例提供的碳化硅沟槽MOS器件的结构示意图三；
图5是本申请实施例提供的3种器件类型的栅极电荷-栅极电压关系示意图；
图6为本申请实施例提供的3种器件类型的Ids-Vds特性示意图；
图7为本申请实施例提供的3种器件类型的短路特性示意图；
图8是本申请实施例提供的碳化硅沟槽MOS器件的制备方法的流程示意图；
图9是本申请实施例提供的形成N型衬底层100、N型漂移层200、电荷存储层410、P型阱区420、N型源区430后的示意图；
图10是本申请实施例提供的形成第一P型重掺杂层310、第二P型重掺杂层320后的示意图；
图11是本申请实施例提供的形成第一深槽501后的示意图；
图12是本申请实施例提供的形成第一介质层531后的示意图；
图13是本申请实施例提供形成***栅520、第二介质层532后的示意图；
图14是本申请实施例提供的形成栅极510、第三介质层533后的示意图；
图15是本申请实施例提供的形成源极层620和漏极层610后的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是一个或一个以上，除非另有明确具体的限定。
目前，对于沟槽MOS，通常有3种技术结构（如图1中的结构（1）、结构（2）以及结构（3）所示）来保护沟槽拐角栅氧，从而提高器件的可靠性，具体的，结构（1）中栅极的两侧设置P型阱区（P-Well）、N型重掺杂区（N+）以及P型重掺杂区（P+），并在栅极的沟槽下方增加P型屏蔽区；结构（2）采用P型重掺杂区（P+）延伸至N-漂移区，并由其中一个P型重掺杂区（P+）包围一半栅极沟槽，牺牲元胞一侧的导通能力；结构（3）中由源极沟槽结构拓宽耗尽区，形成类超结的局部结构。上述3种技术方案均已实现量产，但仍然面临不同的问题。例如，结构（2）虽然P+屏蔽区拓宽耗尽区，减小了栅漏电荷（Qgd），但是其栅极与大面积P+相邻也增加了栅极与源极的耦合，因此栅源电荷（Qgs）大幅增加，使栅极电荷（Qg）增加，所以其开关特性较差。
通过对比1200V 40毫欧姆（mohm）规格的平面MOS（Planner MOS）与结构（2）沟槽MOS的Qg-Vgs特性，可以看出结构（2）中的MOS器件的米勒平台更小，但Qgs变大，整体Qg也远大于平面MOS器件的Qg，平面MOS器件的阈值电压（Vgs）为15V时平面MOS 的Qg为55.5nc，而结构（2）中的沟槽MOS的Qg为81.6nc。此外，SiC 单极器件的BV与Ronsp的制约关系逐渐接近一维理论极限（Ronsp ∝ BV^2.3~2.5），相比于绝缘栅双极晶体管（IGBT）的低Ron的优势不再明显；Si超结技术突破传统Si极限，但传统的超结结构由于高硬度高化学稳定性的特点难以加工，导致难以在SiC材料上实现，半超结技术似乎成为突破SiC极限的可能，为达到更好的BV与Ronsp的折衷关系，就需要更深的P型屏蔽区，目前图1中的结构（2）中的MOS器件的P型区约1.8-2.0μm，结构（3）约2.4μm，因此结构（2）存在进一步优化的空间。
为了解决上述技术问题，本申请实施例提供了一种碳化硅沟槽MOS器件，参见图2所示，碳化硅沟槽MOS器件包括：N型衬底层100、N型漂移层200、漏极层610、电荷存储层410、第一P型重掺杂层310、第二P型重掺杂层320、栅极介质层530、栅极510、***栅520、P型阱区420、N型源区430、源极层620，N型漂移层200形成于N型衬底层100的正面，漏极层610形成于N型衬底层100的背面，电荷存储层410形成于N型漂移层200上。第一P型重掺杂层310、第二P型重掺杂层320分别形成于电荷存储层410的两侧，且第二P型重掺杂层320与电荷存储层410组成凹形结构，栅极介质层530形成于凹形结构内，栅极510、***栅520分别形成于栅极介质层530内，且互不接触；其中，***栅520为L形结构，栅极510位于***栅520的水平部上。P型阱区420形成于电荷存储层410上，且P型阱区420与第一P型重掺杂层310接触；N型源区430形成于P型阱区420上，且与第一P型重掺杂层310接触。源极层620形成于N型源区430、第一P型重掺杂层310、栅极介质层530以及第二P型重掺杂层320上，且源极层620通过栅极介质层530上的通孔与***栅520接触。
在本实施例中，由电荷存储层410与第二P型重掺杂层320组成凹形结构，并在凹形结构内形成栅极介质层530，通过在栅极介质层530内设置与源极层620接触的L形结构的***栅520，并在***栅520的水平部上设置互不接触的栅极510，L形结构的***栅520可以减小栅极510与漏极层610的重叠面积，进一步降低栅漏寄生电容，同时也降低了栅极510与源极的重叠面积，栅极510经由栅极介质层530上的通孔与栅电极连接，在栅电极施加电压后，L形结构的***栅520在器件正常工作时会在电荷存储层410一侧感应出空穴，拓宽栅极510沟槽底部的耗尽区，使此处电场降低，通过优化器件的比导通电阻和击穿电压的折衷关系，使得器件的比导通电阻与短路性能更好的平衡，达到提升器件的高频性能和短路能力。
在一些实施例中，参见图3所示，碳化硅沟槽MOS器件还包括N型掺杂层411形成于电荷存储层410与栅极介质层530之间。
在本实施例中，由电荷存储层410与第二P型重掺杂层320组成凹形结构，并在凹形结构内形成栅极介质层530，由N型掺杂层411设置于电荷存储层410与栅极介质层530之间，通过在栅极介质层530内设置与源极层620接触的L形结构的***栅520，并在***栅520的水平部上设置互不接触的栅极510，使得L形结构的***栅520在器件正常工作时会在电荷存储层410一侧感应出空穴，拓宽栅极510沟槽底部的耗尽区，使此处电场降低，并将N型掺杂层411设置于电荷存储层410与栅极介质层530之间，减小L形结构的***栅520带来的Ronsp增加的副作用，使得器件的实现了比导通电阻与短路性能更好的平衡，达到提升器件的高频性能和短路能力。
在一些实施例中，N型掺杂层411可以为弧形结构，其两端分别与P型阱区420和第二P型重掺杂层320接触，且N型掺杂层411的厚度由其两端向中间逐渐增加，可以使其匹配***栅520拐角位置的电场，减小器件的Ronsp，弥补***栅520带来的Ronsp增加的副作用。
在一些实施例中，N型掺杂层411的厚度与其两端接触点之间的距离呈正相关关系。
在一些实施例中，参见图4所示，源极层620与第二P型重掺杂层320之间还设有N型重掺杂区440，第二P型重掺杂层320与栅极介质层530之间还设有N型埋层412。
在本实施例中，第二P型重掺杂层320与N型重掺杂区440以及N型埋层412之间形成反向的PN结，可以为器件内部提供反向续流通道。当器件的源极漏极反向时，L型***栅极会在右侧的第二P型重掺杂层320感应生成电子通道，连通N型漂移层200和右侧的N型重掺杂区440，最终形成续流。
在一些实施例中，N型埋层412可以为弧形结构，其两端分别与N型重掺杂区440和电荷存储层410接触，且N型埋层412的厚度由其两端向中间逐渐增加，例如，在N型埋层412的中央位置与N型埋层412和电荷存储层410接触的一端的区间内，N型埋层412的厚度与其与N型埋层412和电荷存储层410接触的一端的距离呈正相关关系，以此类推，在N型埋层412的中央位置与N型埋层412和N型重掺杂区440接触的一端的区间内，N型埋层412的厚度与其与N型埋层412和N型重掺杂区440接触的一端的距离呈正相关关系。如此设计，可以避免对***栅520拐角位置的电场进行平衡。
在一些实施例中，***栅520为L形结构，***栅520的垂直部的宽度由其顶部向底部逐渐增加，直至***栅520的水平部，并且，***栅520的水平部由其上方向向其下方逐渐增加，如此可以平衡源极层620在被施加电压后在第二P型重掺杂层320感应的电场。
在一些实施例中，***栅520的水平部的最小宽度至少为***栅520的垂直部的最大宽度的2倍。
在一些实施例中，电荷存储层410包括多级阶梯结构，多级阶梯结构的水平部分的宽度可以按照第一P型重掺杂层310向第二P型重掺杂层320的方向呈等差数列排布。
在一些实施例中，电荷存储层410包括多级阶梯结构，多级阶梯结构的垂直部分的高度可以按照源极层620向漏极层610的方向呈等差数列排布。
在一些实施例中，图5为三种器件类型的栅极电荷-栅极电压关系示意图，其中，MOS2表示图3中的器件结构的栅极电荷-栅极电压关系示意图，MOS1表示图2中的器件结构的栅极电荷-栅极电压关系示意图，MOS0表示图1中的结构（2）中的MOS结构的栅极电荷-栅极电压关系示意图。
结合图1、图2、图3、图4、图5所示，器件类型MOS0中P型屏蔽区相当于给原本的栅漏电容（Cgd）串联一个大电容，因此其总的栅漏电容（Cgd）降低；在此基础上，器件类型MOS1（如图2所示）或者器件类型MOS2（如图3所示）中的L形结构的***栅520减小了栅极510与漏极层610的重叠面积，此时器件的栅漏电容（Cgd）进一步降低，同时也降低了栅极与源极的重叠面积，栅源电容（Cgs）降低。
进一步地，器件类型MOS2中的栅极510与***栅520间的距离大于目前的碳化硅MOS器件中的栅极到P+掺杂区之间的距离，栅源电容（Cgs）进一步降低，得益于L形结构的***栅520带来的上述效应，器件的栅源之间的相互作用得以解耦；如表1所示，器件类型MOS2的高频特性优值（High frequency figure of merit，HFFOM）仅为器件类型MOS0的38%，栅极电荷（Qg）降低了约64%，器件的开关特性得以大幅度提升。
表1：
表1中所示的3种MOS器件均为40毫欧姆（mohm）规格，其导通电阻均等同于40m欧姆，N型漂移区的掺杂浓度为8E15cm-3，P型阱区的掺杂浓度为1E17cm-3，电荷存储层的掺杂浓度为2E16cm-3，器件类型MOS2中N型掺杂层411的掺杂浓度为1E17cm-3，3种器件的比导通电阻（Ronsp）、栅极电荷（Qg）、单位面积栅极电荷（QG）、高频特性优值（HFFOM）、最大短路电流（SC Imax）如表1所示，结合表1以及图5、图6、图7所示，器件类型MOS0存在较小的米勒平台，而器件类型MOS1 或者器件类型MOS2中的器件结构中几乎不存在米勒平台区，整体的栅极电荷（Qg）也大幅度降低。
在一些实施例中，HFFOM为比导通电阻（Ronsp）与单位面积栅极电荷（QG）的乘积，HFFOM用于表征器件高频性能，其值越小表明Ronsp与开关特性的折衷关系越好。
在一些实施例中，3种类型的MOS结构在所示条件下均可以达到1500V以上的击穿电压，满足1200V规格器件的设计要求，其中，器件的漏源极击穿电压（BVDSS）按照20%的设计余量进行设计，由于器件类型MOS1和MOS2中的器件结构的L形结构的***栅520同源极层620相连，在器件正向导通时，***栅520同源极层620接低电位，因此会在氧化层另一侧感应出空穴，同电子电流复合，电阻增加，使器件的Ronsp变大；N型掺杂层411可以在一定程度弥补***栅520带来的Ronsp增加的副作用，如表1中，具有N型掺杂层411的器件类型MOS2的Ronsp低于无N型掺杂层411的器件类型MOS1。
在一些实施例中，图6为3种器件类型的源漏电流（Ids）-源漏电压（Vds）特性示意图，图6中的3种器件的导通电阻为40mohm，图6中的3种器件的阈值电压Vgs为15V，图7为3种器件类型的短路电流(Short-circuit)特性示意图；由图6可以看出器件类型MOS1、器件类型MOS2具有比器件类型MOS0更低的饱和电流，通常较高的饱和电流意味着较低的短路耐量（SCWT）。
结合图7中的短路特性示意图，阈值电压Vgs在0V与15V之间切换的情况下，Vds=400V的短路时间为20μs时测量了3种器件类型的最大短路电流，器件类型MOS0的短路电流达到713.6A，在3种MOS器件中最大，即器件类型MOS0最有可能因为大电流引发的热失控而发生短路失效。相比器件类型MOS0，器件类型MOS1和器件类型MOS2的最大短路电流分别降低35%与13%，器件类型MOS1具有最低的短路电流，但其Ronsp远高于其他两种MOS器件，提升短路耐量在一定程度上会牺牲Ronsp，二者存在折衷关系，而器件类型MOS2实现了Ronsp与短路性能更好的平衡；因此本申请实施例中的器件结构在一定程度上可以优化器件的Ronsp-SCWT折衷关系，提高器件的可靠性。
在一些实施例中，结合图2所示，电荷存储层410的高度小于第二P型重掺杂层320的高度。
在一些实施例中，第一P型重掺杂层310的高度为电荷存储层410、P型阱区420以及N型源区430的高度之和。
在一些实施例中，栅极510与P型阱区420之间的介质层的厚度小于***栅520与N型掺杂层411之间的介质层的厚度。
在一些实施例中，第二P型重掺杂层320与电荷存储层410均为L形结构。
在一些实施例中，N型掺杂层411为L形结构，且N型掺杂层411的水平部的宽度大于栅极510的宽度。
在一些实施例中，栅极510的厚度大于N型源区430与P型阱区420的厚度之和。
在一些实施例中，***栅520的水平部位于栅极510与N型掺杂层411的水平部之间的区域内。
在一些实施例中，N型掺杂层411的第一端与P型阱区420接触，N型掺杂层411的第二端与第二P型重掺杂层320接触。
本申请实施例还提供了一种碳化硅沟槽MOS器件的制备方法，参见图8所示，本实施例中的制备方法包括步骤S100至步骤S900。
在步骤S100中，在N型衬底层100的正面依次形成N型漂移层200、电荷存储层410以及P型阱区420。
在本实施例中，结合图9所示，在N型衬底层100的正面外延生长N型碳化硅材料形成N型漂移层200，并在N型漂移层200上外延N型碳化硅材料形成电荷存储层410。由电荷存储层410的上方向电荷存储层410内注入P型掺杂离子形成P型阱区420，P型掺杂离子的注入深度小于电荷存储层410的厚度的二分之一。
在步骤S200中，对P型阱区420的部分区域进行N型离子注入工艺，以形成N型源区430。
在本实施例中，结合图9所示，在P型阱区420的部分区域注入N型掺杂离子形成N型源区430，N型掺杂离子的注入能量小于形成P型阱区420的P型掺杂离子的注入能量。
在步骤S300中，在N型源区430两侧的区域进行P型离子注入工艺，以形成第一P型重掺杂层310、第二P型重掺杂层320。
在本实施例中，结合图10所示，通过高能离子注入工艺在N型源区430两侧的区域注入P型掺杂离子形成第一P型重掺杂层310、第二P型重掺杂层320，此时高能的P型掺杂离子注入深度大于或者等于电荷存储层410的厚度，第一P型重掺杂层310、第二P型重掺杂层320与N型漂移层200接触。
在本实施例中，第一P型重掺杂层310和第二P型重掺杂层320均与电荷存储层410接触，第一P型重掺杂层310和第二P型重掺杂层320均与P型阱区420接触，第一P型重掺杂层310和第二P型重掺杂层320均与N型源区430接触。
在步骤S400中，在N型源区430与第二P型重掺杂层320之间的区域进行刻蚀形成第一深槽501。
在本实施例中，结合图11所示，在N型源区430与第二P型重掺杂层320之间的区域进行刻蚀形成第一深槽501，由于N型源区430与第二P型重掺杂层320接触，因此N型源区430与第二P型重掺杂层320之间的区域包括了N型源区430的部分区域以及第二P型重掺杂层320的部分区域，对其相接触的区域进行刻蚀形成第一深槽501后，第一深槽501至少深入至电荷存储层410的二分之一的深度，使得电荷存储层410和第二P型重掺杂层320均为L形结构，此时电荷存储层410和第二P型重掺杂层320组成凹形结构。
在一些实施例中，还可以向第一深槽501的第一预设区域注入N型掺杂离子以形成N型掺杂层411，N型掺杂层411位于P型阱区420下方，并且连接P型阱区420和第二P型重掺杂层320。
在步骤S500中，在第一深槽501的内壁形成第一介质层531，并在第一深槽501内填充多晶硅材料以形成***栅520。
在本实施例中，结合图12所示，在形成第一深槽501后，可以通过化学气相沉积工艺在第一深槽501的内壁形成第一介质层531，第一介质层531的厚度远小于第一深槽501的宽度，例如，第一介质层531的厚度至少小于第一深槽501的宽度的十分之一，如此可以继续在第一深槽501内填充多晶硅材料形成***栅520。
在一些实施例中，第一介质层531可以为氮化硅或者氧化硅。
在步骤S600中，对***栅520进行刻蚀形成第二深槽使得***栅520为L形结构，并在***栅520的表面形成第二介质层532。
在本实施例中，结合图13所示，对***栅520进行刻蚀形成第二深槽，使得***栅520为L形结构，刻蚀形成的第二深槽位于***栅520与P型阱区420之间，并在***栅520的表面形成第二介质层532，第二介质层532与第一介质层531相连，第二介质层532与第一介质层531的接触面位于P型阱区420的下表面。
在步骤S700中，在第二深槽内壁形成第三介质层533后填充多晶硅材料以形成栅极510，并在栅极510和***栅520上继续形成第三介质层533，以覆盖栅极510和***栅520。
在本实施例中，结合图14所示，在第二深槽内壁通过干法或者湿法热氧化工艺形成第三介质层533作为栅极氧化层，然后在第二深槽内填充多晶硅材料形成栅极510，栅极510位于***栅520的水平部上。继续在栅极510和***栅520上通过化学气相沉积工艺形成第三介质层533作为层间隔离介质层，利用层间隔离介质层覆盖栅极510和***栅520。
在步骤S800中，在第三介质层533上形成通孔，并沉积源极金属材料形成源极层620，源极层620与***栅520接触。
在本实施例中，结合图15所示，在第三介质层533上形成通孔，然后沉积源极金属材料形成源极层620，源极层620与***栅520接触。在本实施例中，第二介质层532、第一介质层531、第三介质层533组成栅极介质层530。
在步骤S900中，在N型衬底层100的背面形成漏极层610。
在本实施例中，结合图15所示，在N型衬底层100的背面沉积漏极金属材料形成漏极层610，漏极层610与N型衬底层100之间形成欧姆接触。
在一些实施例中，制备方法还包括对第一深槽501和第二深槽内的多晶硅材料进行离子掺杂工艺。
在本实施例中，可以通过对多晶硅材料进行P型离子掺杂工艺得到P型多晶硅作为栅极510和***栅520，***栅520与源极层620之间形成欧姆接触。
在一些实施例中，栅极510和***栅520中的掺杂离子的浓度可以相同，也可以设置为不同。
在一些实施例中，在步骤S400中，在形成第一深槽501后，可以在第一深槽501与第二P型重掺杂层320的截面区域注入N型掺杂离子，形成N型埋层412，并在第二P型重掺杂层320上注入N型掺杂离子形成N型重掺杂区440， N型重掺杂区440形成于源极层620与第二P型重掺杂层320之间。N型重掺杂区440内的N型掺杂离子的浓度大于N型埋层412内的N型掺杂离子的浓度。
在一些实施例中，N型埋层412可以为弧形结构，其两端分别与N型重掺杂区440和电荷存储层410接触，且N型埋层412的厚度由其两端向中间逐渐增加，例如，在N型埋层412的中央位置与N型埋层412和电荷存储层410接触的一端的区间内，N型埋层412的厚度与其与N型埋层412和电荷存储层410接触的一端的距离呈正相关关系，以此类推，在N型埋层412的中央位置与N型埋层412和N型重掺杂区440接触的一端的区间内，N型埋层412的厚度与其与N型埋层412和N型重掺杂区440接触的一端的距离呈正相关关系。如此设计，可以避免对***栅520拐角位置的电场进行平衡。
本申请实施例还提供了一种芯片，该芯片包括如上述实施例所述的制备方法所制备的碳化硅沟槽MOS器件。
在本实施例中，芯片包括芯片衬底，衬底上设置有一个或者多个碳化硅沟槽MOS器件，该碳化硅沟槽MOS器件可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的碳化硅沟槽MOS器件。
在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和碳化硅沟槽MOS器件组成集成电路。
在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。可以广泛应用于高频开关领域的转换器和逆变器***中。
本申请实施例的有益效果：由电荷存储层与第二P型重掺杂层组成凹形结构，并在凹形结构内形成栅极介质层，通过在栅极介质层内设置与源极层接触的L形结构的***栅，并在***栅的水平部上设置互不接触的栅极，使得L形结构的***栅在器件正常工作时会在电荷存储层一侧感应出空穴，拓宽栅极沟槽底部的耗尽区，使此处电场降低，同时L型***栅极实现了栅极和源极解耦，使得器件的比导通电阻与短路性能更好的平衡，达到提升器件的高频性能和短路能力的目的。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种碳化硅沟槽MOS器件，其特征在于，所述碳化硅沟槽MOS器件包括：
N型衬底层；
N型漂移层，形成于所述N型衬底层的正面；
漏极层，形成于所述N型衬底层的背面；
电荷存储层，形成于所述N型漂移层上；
第一P型重掺杂层、第二P型重掺杂层，分别形成于所述电荷存储层的两侧；且所述第二P型重掺杂层与所述电荷存储层组成凹形结构；
栅极介质层，形成于所述凹形结构内；
栅极、***栅，分别形成于所述栅极介质层内，且互不接触；其中，所述***栅为L形结构，所述栅极位于所述***栅的水平部上；
P型阱区，形成于所述电荷存储层上，且与所述第一P型重掺杂层接触；
N型源区，形成于所述P型阱区上，且与所述第一P型重掺杂层接触；
源极层，形成于所述N型源区、所述第一P型重掺杂层、所述栅极介质层以及所述第二P型重掺杂层上，且通过所述栅极介质层上的通孔与所述***栅接触。
2.如权利要求1所述的碳化硅沟槽MOS器件，其特征在于，所述碳化硅沟槽MOS器件还包括：
N型掺杂层，形成于所述电荷存储层与所述栅极介质层之间。
3.如权利要求1所述的碳化硅沟槽MOS器件，其特征在于，所述源极层与所述第二P型重掺杂层之间还设有N型重掺杂区，所述第二P型重掺杂层与所述栅极介质层之间还设有N型埋层。
4.如权利要求2所述的碳化硅沟槽MOS器件，其特征在于，所述N型掺杂层为L形结构，且所述N型掺杂层的水平部的宽度大于所述栅极的宽度。
5.如权利要求1-4任一项所述的碳化硅沟槽MOS器件，其特征在于，所述栅极的厚度大于所述N型源区与所述P型阱区的厚度之和。
6.如权利要求5所述的碳化硅沟槽MOS器件，其特征在于，所述***栅的水平部位于所述栅极与所述N型掺杂层的水平部之间的区域内。
7.如权利要求2所述的碳化硅沟槽MOS器件，其特征在于，所述N型掺杂层的第一端与所述P型阱区接触，所述N型掺杂层的第二端与所述第二P型重掺杂层接触。
8.一种碳化硅沟槽MOS器件的制备方法，其特征在于，包括：
在N型衬底层的正面依次形成N型漂移层、电荷存储层以及P型阱区；
对所述P型阱区的部分区域进行N型离子注入工艺，以形成N型源区；
在所述N型源区两侧的区域进行P型离子注入工艺，以形成第一P型重掺杂层、第二P型重掺杂层；其中，所述第一P型重掺杂层和所述第二P型重掺杂层均与所述电荷存储层接触；
在所述N型源区与所述第二P型重掺杂层之间的区域进行刻蚀形成第一深槽；
在所述第一深槽的内壁形成第一介质层，并在所述第一深槽内填充多晶硅材料以形成***栅；
对所述***栅进行刻蚀形成第二深槽使得所述***栅为L形结构，并在所述***栅的表面形成第二介质层；
在所述第二深槽内壁形成第三介质层后填充多晶硅材料以形成栅极，并在所述栅极和所述***栅上继续形成第三介质层，以覆盖所述栅极和所述***栅；其中，所述栅极位于所述***栅的水平部上；
在所述第三介质层上形成通孔，并沉积源极金属材料形成源极层；其中，所述源极层与所述***栅接触；
在所述N型衬底层的背面形成漏极层。
9.如权利要求8所述的制备方法，其特征在于，所述制备方法还包括对所述第一深槽和所述第二深槽内的多晶硅材料进行离子掺杂工艺。
10.一种芯片，其特征在于，包括如权利要求1-7任一项所述的碳化硅沟槽MOS器件；或者包括如权利要求8或者9所述的制备方法制备的碳化硅沟槽MOS器件。
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| CN202410592069.1A CN118231456A (zh) | 2024-05-14 | 2024-05-14 | 一种碳化硅沟槽mos器件及其制备方法、芯片 |
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