CN114899219A - 一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件 - Google Patents
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Abstract
本发明涉及一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，属于半导体技术领域。该器件包括P+多晶硅漏极、N+衬底区、P柱屏蔽区、N柱区、P‑电场终止区、二氧化硅隔离层、P+多晶硅栅电极、P+多晶硅源电极Ⅰ、P+多晶硅源电极Ⅱ、N‑沟道区和N+源区；其中P+多晶硅漏电极、N+衬底区、N柱区、P+多晶硅源电极Ⅱ、N‑沟道区和N+源区组成器件的导电区；N柱区和P‑电场终止区组成器件的漂移区；P柱屏蔽区和N柱区组成器件的横向超结。本发明在传统4H‑SiC基VDMOS器件基础上，在垂直漂移区引入超结结构、整体非对称结构以及N‑沟道区，提高了器件的击穿电压，大幅降低了米勒电容和反馈电容，提升了器件的动态性能，降低了沟道电阻和比导通电阻。
Description
技术领域
本发明属于半导体技术领域，涉及一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基 VDMOS器件。
背景技术
电能作为人类社会使用的主要能源之一，具有清洁高效，易于运输等特点。在电能的传 输于使用中，电力电子技术发挥着重要的作用，功率半导体是电力电子技术的核心。功率半 导体在电路中主要起到整流与开关的作用，MOSFET因其高输入阻抗的特点，是常用的功率 器件。随着技术的发展，业界对器件的击穿电压和导通电阻的要求越来越高。传统的硅材料 在功率MOSFET上难以继续发展，此时，碳化硅展现出了在功率半导体市场的极大潜力。表1 中列出了Si和4H-SiC材料的一些基本物理特性：
表1 Si和4H-SiC材料的基本物理特性
碳化硅作为宽禁带半导体的代表，具有高临界击穿电场、高禁带宽度、高热导率、高电 子饱和漂移速度的特点，适合在高压中高频的领域应用。碳化硅具有多种结构，本发明中研 究使用的为常见的4H-SiC。SiC MOFET应用在电路中时开关损耗远大于导通损耗，因此改善 开关性能是SiC MOFET的一大研究热点。
其一：对于垂直器件来说，增大它的垂直高度可以增加它的击穿电压，但同时也会面临 着导通电阻的增大、工艺难度增大和器件自热问题加重，难以散热从而影响器件可靠性等问 题，基于此，如何在不增加垂直高度的情况下，改善器件的击穿电压和导通电阻的关系成为 了垂直功率器件的主要问题。
其二：SiC MOFET器件作为目前第三代半导体器件，多数应用场景为高频电路中，因此 器件的开关性能同样不可忽视，衡量MOS器件的开关性能则主要看器件的栅漏电荷QGD， MOSFET寄生电容可以分为三部分，栅漏间寄生电容CGD栅源间寄生电容CGS源漏间寄生电容 CDS。为与实际应用相关联，分为三类，输入电容，输出电容与反馈电容。当输入电容充电致 阈值电压时器件才能开启，放电至一定值时器件才可以关断，因此输入电容主要影响器件的 开关速度、开关损耗。输出电容主要影响器件漏源电压的变化，限制开关转换过程中的dv/dt。 输出电容造成的损耗一般可以被忽略。反馈电容CGD也常叫米勒电容、反馈传输电容，主要影 响器件栅极电压和漏源电压的耦合关系。本发明重点研究米勒电容对器件开关速度造成的影 响。
发明内容
有鉴于此，本发明的目的在于提供一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基 VDMOS器件，降低器件的米勒电荷和反馈电容，降低器件的峰值电场，优化器件的击穿电 场，提高器件的击穿电压，同时引入N-沟道区，降低器件的沟道电阻和比导通电阻。
为达到上述目的，本发明提供如下技术方案：
一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，包括P+多晶硅漏极1、N+衬底区2、P柱屏蔽区3、N柱区4、P-电场终止区5、二氧化硅隔离层6、P+多晶硅栅 电极7、P+多晶硅源电极Ⅰ8、P+多晶硅源电极Ⅱ9、N-沟道区10和N+源区11；
所述P+多晶硅源电极Ⅰ8位于P柱屏蔽区3上方，与P柱屏蔽区3的零电位点相连，此部分不参与器件的导电，仅用于保证器件此区域为零电位；
所述P+多晶硅源电极Ⅱ9位于P-电场终止区5和N+源区11上方，并与P-电场终止区5 和N+源区1相连，此部分为器件导电的主要部分；
所述P+多晶硅栅电极7位于P+多晶硅源电极Ⅰ8和P+多晶硅源电极Ⅱ9的中间，并延伸 至二氧化硅隔离层6中；
所述二氧化硅隔离层6埋入P柱屏蔽区3上端，将P+多晶硅栅电极7与P柱屏蔽区3、N+源区11和N-沟道区10隔离开；
所述N-沟道区10位于N柱区4上方和P-电场终止区5左方；
所述N+源区11位于N-沟道区10上方和P-电场终止区5左方；
所述N+衬底区2位于P柱屏蔽区3和N柱区4下方；
所述P+多晶硅漏极1位于N+衬底区2下方。
可选地，提供基于另一种结构的具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS 器件：在权利要求1所述器件的结构基础上，将P+多晶硅源电极(9)对称设置在P+多晶硅 栅电极(7)两侧；将二氧化硅隔离层(6)以及P+多晶硅栅电极(7)右移置于N柱区(4)中央；将P柱屏蔽区(3)分成两部分并置于N柱区(4)两侧；将N+源区(11)分成两部 分并置于二氧化硅隔离层(6)两侧；在二氧化硅隔离层(6)左方增加一个N-沟道区(10)； 在二氧化硅隔离层(6)左侧增加一个P-电场终止区(5)。
可选地，所述P+多晶硅漏极1、N+衬底区2、N柱区4、P+多晶硅源电极Ⅱ9、N-沟道区10和N+源区11组成导电区。
可选地，所述N柱区4和P-电场终止区5组成漂移区。
可选地，所述P柱屏蔽区3和N柱区4组成横向超结(Super Junction)。其中，P柱屏蔽 区3作为横向超结的一部分，不参与器件的导电，主要用于辅助耗尽N柱区4，提供电荷补偿，优化击穿电场，提高击穿电压，同时屏蔽来自二氧化硅隔离层6底部和右侧的高电场，辅助器件散热。
可选地，所述P+多晶硅源电极8的宽为0.4μm，高为0.75μm；所述P+多晶硅源电极9的宽为0.9μm，高为0.75μm。
可选地，所述P+多晶硅栅电极7延伸至二氧化硅隔离层6中的部分长度为1.25μm，未 延伸至二氧化硅隔离层6中的部分长度为0.75μm；P+多晶硅栅电极7宽为0.4μm；
所述二氧化硅隔离层6埋入P柱屏蔽区3的长度为2μm，侧壁厚度为0.05μm，位于P+多晶硅栅电极7下部的厚度为0.5μm。
可选地，所述N-沟道区10高为1μm，宽为0.2μm；所述N+源区11高为0.25μm，宽为0.4μm。
可选地，所述P柱屏蔽区3高为14μm；所述N柱区4高为12.75μm。
可选地，所述N+衬底区2高为3μm，宽为2μm；所述P+多晶硅漏电极1高为0.5μm， 宽为2μm。
可选地，所述P柱屏蔽区(3)、N柱区(4)和P-电场终止区(5)的掺杂浓度范围为 1×1015cm-3～5×1016cm-3，根据器件尺寸和所需工作电流进行调整；
可选地，N型VDMOS器件可以改为P型VDMOS器件；
该结构同样适用于横向二极管、LIGBT、LDMOS；
可选地，二氧化硅隔离层6的厚度可调，一般要求在0.01μm以上，太厚会影响器件的栅 漏电容(即米勒电容)，导致电容太大，降低器件开关速度；太薄则可能导致器件不耐高场 强，导致器件提前击穿，降低击穿电压。
本发明的有益效果在于：本发明在传统4H-SiC基VDMOS器件基础上，在垂直漂移区引入超结结构、整体非对称结构以及N-沟道区。在关断时，器件两边的P柱屏蔽区和N柱区形成PN结，P柱屏蔽区对器件导电区的N柱区进行电荷补偿，帮助进行辅助耗尽，从而使 得N柱区导电区在靠近P柱区的一侧产生较宽的空间电荷区，进一步提高了器件的击穿电压。一方面，此器件在传统4H-SiC基VDMOS结构下，在P柱屏蔽区上方引入了一个零电位点， 将其与源极短接在一起，可以使得N柱区耗尽更加明显，进一步优化了器件的纵向击穿电场，提高了器件的击穿电压；另一方面，器件采用非对称结构，P柱屏蔽区将栅氧层底部与侧面进行包裹，屏蔽了来自栅氧化层的高电场并通过结构参数的优化使得靠近沟道一侧的栅氧层 电场也不会超出二氧化硅材料安全工作电场，大幅度降低了米勒电荷和反馈电容，器件的动 态性能得到提升。同时，器件在导通时，对沟道部分使用轻掺杂的N型碳化硅，使沟道类型 变为积累型，与常用的耗尽型沟道相比积累型沟道的电阻率更小，所需驱动电压也更小，降 低了器件的沟道电阻和比导通电阻。
本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某 种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发 明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详 细描述，其中：
图1为本发明实施例1的新结构VDMOS器件的结构示意图；
图2为本发明实施例2的新结构VDMOS器件的结构示意图；
图3为本发明提供的新结构VDMOS器件和传统4H-SiC基VDMOS器件N-沟道区经过 P柱屏蔽区与N柱区界面至N+衬底区沿垂直方向的击穿电场分布对比图；
图4为漂移区掺杂浓度为8.0×1016cm-3的传统4H-SiC基VDMOS器件和N柱区与P柱屏 蔽区掺杂浓度为8.0×1016cm-3的新结构VDMOS器件的雪崩击穿特性图；
图5为漂移区掺杂浓度为8.0×1016cm-3的传统4H-SiC基VDMOS器件和N柱区与P柱屏 蔽区掺杂浓度为8.0×1016cm-3的新结构VDMOS器件在雪崩击穿下的电势分布图；
图6为本发明在VGS＝15V、VDS＝800V时，N柱区和P柱屏蔽区掺杂浓度为8.0×1016cm-3的新结构VDMOS器件和传统4H-SiC基VDMOS器件栅极氧化层峰值强度对比图；
图7为本发明提供的实施例1VDMOS器件N柱区和P柱屏蔽区掺杂浓度由5.0×1016cm-3到1.0×1017cm-3递增时和传统4H-SiC基VDMOS器件反馈电容与漏极电压关系图；
图8为本发明提供的实施例1VDMOS器件和传统4H-SiC基VDMOS器件栅电荷性能对比图；
图9为本发明提供的实施例1VDMOS器件在阻性负载下的开通过程和关断过程漏源电压 和漏源电流随时间变化图；
图10为本发明在VGS＝15V时，N柱区和P柱屏蔽区掺杂浓度由5.0×1016cm-3到 1.0×1017cm-3递增时漏极电流与漏极电压关系图；
图11为本发明在VGS＝15V、VDS＝20V时，漂移区掺杂浓度为8.0×1016cm-3的传统4H-SiC 基VDMOS器件和N柱区与P柱屏蔽区掺杂浓度为8.0×1016cm-3的新结构VDMOS器件的输出特性曲线和同等级击穿电压下比导通电阻对比图。
图12为本发明提供的实施例1VDMOS器件的主要工艺流程示意图；
附图标记：1、P+多晶硅漏电极；2、N+衬底区；3、P柱屏蔽区；4、N柱区；5、P-电场 终止区；6、二氧化硅隔离层；7、P+多晶硅栅电极；8、P+多晶硅源电极Ⅰ；9、P+多晶硅源 电极Ⅱ；10、N-沟道区；11、N+源区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本 发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明 的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表 实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理 解的。
本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中， 需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位 或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不 是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图 中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通 技术人员而言，可以根据具体情况理解上述术语的具体含义。
实施例1：
如图1所示，本发明所提出的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，该器件各项结构参数和掺杂浓度如表2所示：
表2实施例1各项结构参数和掺杂浓度分布表
该器件主要包括P+多晶硅漏电极1、N+衬底区2、P柱屏蔽区3、N柱区4、P-电场终止区5、二氧化硅隔离层6、P+多晶硅栅电极7、P+多晶硅源电极Ⅰ8、P+多晶硅源电极Ⅱ9、 N-沟道区10、N+源区11。
源极设计特点是对源极进行分离，一部分(P+多晶硅源电极Ⅱ9)位于P-电场终止区5 上端与N+源区10和P-电场终止区5相连，宽0.9μm，高0.75μm，这是器件导电的主要部分； 另一部分(P+多晶硅源电极Ⅰ8)位于P柱屏蔽区上端的零电位点(是位于P柱屏蔽区上端的源极短接电极)，此部分不参与导电，仅用于保证器件此区域为零电位，宽0.4μm，高 0.75μm。
P+多晶硅栅电极7位于两部分源极的中间部分，并延伸至沟槽当中，宽0.4μm，高0.75μm，埋入二氧化硅部分长1.25μm，二氧化硅隔离层6将多晶硅栅极7与P柱屏蔽区3、N+源区11和N-沟道区10隔离开，二氧化硅隔离层6侧壁厚度为0.05μm，在多晶硅栅底部 区域高0.5μm。
P柱屏蔽区3总高14μm；二氧化硅隔离层6埋入长度为2μm，N柱区4总高12.75μm； N-沟道区10高1μm，宽0.2μm；位于N-沟道区10上方的N+源区11宽0.4μm，高0.25μm； 位于P柱屏蔽区3和N柱区4下方的N+衬底区2高3μm，宽2μm。
VDMOS导电区主要包括P+多晶硅漏极1、N+衬底区2、N柱区4、P+多晶硅源极Ⅱ9、 N-沟道区9、N+源区10。
该器件的漂移区主要由N柱区4、P-电场终止区5组成，左边P柱屏蔽区3作为超结的一部分不参与导电，主要用来辅助耗尽N柱区4，提供电荷补偿，优化击穿电场，提高击穿 电压，同时屏蔽来自二氧化硅隔离层6底部和右侧的高电场，辅助器件散热。该器件的横向 超结由P柱屏蔽区3和N柱区4组成。
实施例2：
如图2所示，本发明所提出的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，主要包括P+多晶硅漏电极1、N+衬底区2、P柱区3、N柱区4、P-电场终止 区5、二氧化硅隔离层6、P+多晶硅栅电极7、P+多晶硅源电极8、N-沟道区9、N+源区10。
在实施例1的结构基础上，将栅氧化层右移使栅氧化层位于N柱区中央，将P柱区分开 放在两边，用来辅助耗尽N柱区，同时在N柱区上方加入掺杂浓度为2.0×1017cm-3的电场终 止区，提高P柱区的抗击穿能力；在靠近栅氧化层的一方，加入重掺杂N型源区，其掺杂浓度为2.0×1019cm-3，主要用来提供导通时抽取电子的能力，进一步降低了器件的导通电阻。但是，虽然实施例2的器件的静态性能得到了提升，但此器件丧失了在高漏极电压下P柱区对栅二氧化硅隔离层的电场屏蔽作用，因此，实施例2此器件在高电压下的可靠性并没有实施例1器件好。
图3为本发明提供的新结构VDMOS器件和传统4H-SiC基VDMOS器件N-沟道区经过 P柱区与N柱区界面至N+衬底区沿垂直方向的击穿电场分布对比图。从图中可知，实施例1 新结构的电场分布相比于传统沟槽栅MOSFET器件更加均匀，这使得新结构能容纳更高的击穿电压。特别说明的是，实施例1在垂直方向长度为2.5μm时电场强度出现骤降，这是因为这部分漂移区由于被二氧化硅隔离层所阻挡，无法接触到P型柱区，从而使得此部分没有被耗尽所致。
图4为漂移区掺杂浓度为8.0×1016cm-3的传统4H-SiC基VDMOS器件和N柱区与P柱屏 蔽区掺杂浓度为8.0×1016cm-3的新结构VDMOS器件的雪崩击穿特性图。从图4可知，传统4H-SiC基VDMOS器件在同等漂移区尺度下的击穿电压为1666V，而本发明实施例1的在同 等漂移区尺度下的击穿电压为2260V,提升了大约594V，因此，本发明的实施例1的静态雪 崩击穿特性要优于传统4H-SiC基VDMOS，有助于器件工作在更高的工作电压下。
图5为漂移区掺杂浓度为8.0×1016cm-3的传统4H-SiC基VDMOS器件和N柱区与P柱屏 蔽区掺杂浓度为8.0×1016cm-3的新结构VDMOS器件在雪崩击穿下的电势分布图。从图5可 知，二者电势分布基本相同，但是本发明实施例1的电势分布呈现向P柱屏蔽区上端倾斜的 流线型，这是因为本器件的P柱屏蔽区并不参与导通，同时栅极二氧化硅下端较厚的隔离层 对来自N柱区的高电势进行了隔离使得器件的电势分布更加合理，也侧面说明了器件的击穿 电压会更高。
图6为本发明在VGS＝15V、VDS＝800V时，N柱区和P柱屏蔽区掺杂浓度为8.0×1016cm-3的新结构VDMOS器件和传统4H-SiC基VDMOS器件栅极氧化层峰值强度对比图。本发明 实施例1目标工作电压等级为1200V，按照电力电子***设计规范，通常器件需要工作在800V 的母线电压下，因此，本发明实施例1模拟了器件在800V母线工作电压下的工作状况，已 知二氧化硅的最高承受电场强度为4MV/cm，从图6可知，本发明实施例1的峰值电场位于栅极多晶硅与氧化层底部交界处，峰值电场强度为3.68MV/cm，小于4MV/cm，处于安全 合格范围内。且左侧的P柱屏蔽区有效地屏蔽了来自栅氧化层底部和左侧面的大电场。
图7为本发明提供的实施例1VDMOS器件N柱区和P柱屏蔽区掺杂浓度由5.0×1016cm-3到1.0×1017cm-3递增时和传统4H-SiC基VDMOS器件反馈电容与漏极电压关系图。从图7可 知，实施例1在800V漏极工作电压下的反馈电容为0.369Nf/cm2，较之传统4H-SiC基VDMOS 的1.225Nf/cm2是更小的，这反映了实施例1VDMOS器件在高频响应特性中性能是更优越 的，同时，反馈电容越小也意味着器件在开通和关断时所需的时间会更小，相当于间接减少 了器件的开关损耗，因此实施例1的开关特性是优于传统4H-SiC基VDMOS的。同时，本 图也反映了本发明实施例1N柱区和P柱屏蔽区掺杂浓度由5.0×1016cm-3到1.0×1017cm-3递增 时反馈电容的变化情况，从图7可知，器件的漂移区浓度越高，则在800V漏极工作电压时的 反馈电容就越低，这是因为反馈电容会受到空间电荷区的影响，而空间电荷区电容的值受到 外加偏压的影响，本发明的实施例1空间电荷区较之传统4H-SiC基VDMOS更小，因此， 本发明实施例1受空间电荷区电容影响较小；从图7中也可发现，反馈电容虽然漂移区掺杂 浓度有所变化，但整体变化不大。
图8为本发明提供的实施例1VDMOS器件和传统4H-SiC基VDMOS器件栅电荷性能对比图。从图8可知，在器件未开启时，各器件栅电荷随栅源偏置电压增加而增加，C-V关系 近似线性，且这一部分曲线基本重合。器件刚开启时，但栅极电压维持在比阈值电压略大于米勒平台电压，栅电荷增加，栅极电压虽有增加，但幅度极小。器件完全开启后，传统4H-SiC基VDMOS的电荷总量为1739.97nC/cm2，而实施案例1的电荷总量为1137.31nC/cm2，相 比之下，本发明实施例1的电荷总量较之传统沟槽MOSFET降低了34.6％；同时对比米勒电 容，传统4H-SiC基VDMOS的米勒电荷为267.11nC/cm2，实施案例1的米勒电荷 174.03nC/cm2，相比之下，本发明实施例1的米勒电荷较之传统4H-SiC基VDMOS减少了 34.9％。因此，本发明实施例1器件在栅电荷特性方面要优于传统沟槽MOSFET。
图9为本发明提供的实施例1VDMOS器件在阻性负载下的开通过程和关断过程漏源电 压和漏源电流随时间变化图。图9中，图a为本发明实施例1器件寄生电感为10nH时，开通过程示意图，从a可知，器件的开通损耗基本集中在如图所示的0.43μs内，同样，器件的关断损耗基本集中在如图所示的0.41μs内，所以尽可能地降低此时间长度是降低器件开通损 耗和关断损耗的重要目标。同时从图b中可以看出，器件电压变化规律相同，三条曲线几乎 重合，而电流曲线的不同主要在于电流大小的不同。阻性负载大小依次为16Ω、8Ω、4Ω、 2Ω，器件关断时间分别为0.41μs、0.21μs、0.04μs、0.05μs，对应开通时间分别为0.43μs、0.16μs、0.03μs、0.02μs。结合已知的传统沟槽MOSFET器件的开关特性，因此本发明 实施例1的开关特性是优于传统沟槽MOSFET器件的。
图10为本发明在VGS＝15V时，N柱区和P柱屏蔽区掺杂浓度由5.0×1016cm-3到 1.0×1017cm-3递增时漏极电流与漏极电压关系图。图10中可知超结作为漂移区时，P柱和N 柱的掺杂浓度越低，那么器件在同等漏极电压情况下的漏极电流就越小，击穿电压越大，但随着漂移区掺杂浓度越低，器件的导通电阻越大，击穿电压则会呈现先增加后减小的趋势，这是因为器件在关断时，随着P型柱和N型柱的掺杂浓度不断减小，P型柱始终在辅助耗尽 N型柱，当掺杂浓度降低到一定值时，则会出现器件在N型柱区中间被直接击穿的情况，这 时的击穿电压会出现陡然下降的趋势。
图11为本发明在VGS＝15V、VDS＝20V时，漂移区掺杂浓度为8.0×1016cm-3的传统4H-SiC 基VDMOS器件和N柱区和P柱屏蔽区掺杂浓度为8.0×1016cm-3的新结构两种器件的输出特 性曲线和同等级击穿电压下比导通电阻对比图。根据图11可知，实施案例1的漏极电流IDS和比导通电阻远大于传统4H-SiC基VDMOS，说明实施案例1在正向导通时，由于在沟道区添加了N-沟道区的缘故，使得器件降低在导通时的沟道电阻，进而降低它的导通电阻，因此， 静态导通性能较之传统4H-SiC基VDMOS是更好的。
本发明提出的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，以实施例1为例，其主要工艺流程如图12所示。其主要工艺包括：离子注入、扩散、刻蚀、氧化、 淀积、多晶填充和退火等工艺形成超结沟槽栅区、二氧化硅隔离层。最后，淀积多晶硅电极 形成源极、栅极、漏极。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施 例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进 行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求 范围当中。
Claims (10)
1.一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：包括P+多晶硅漏极(1)、N+衬底区(2)、P柱屏蔽区(3)、N柱区(4)、P-电场终止区(5)、二氧化硅隔离层(6)、P+多晶硅栅电极(7)、P+多晶硅源电极Ⅰ(8)、P+多晶硅源电极Ⅱ(9)、N-沟道区(10)和N+源区(11)；
所述P+多晶硅源电极Ⅰ(8)位于P柱屏蔽区(3)上方，与P柱屏蔽区(3)的零电位点相连；
所述P+多晶硅源电极Ⅱ(9)位于P-电场终止区(5)和N+源区(11)上方，并与P-电场终止区(5)和N+源区(11)相连；
所述P+多晶硅栅电极(7)位于P+多晶硅源电极Ⅰ(8)和P+多晶硅源电极Ⅱ(9)的中间，并延伸至二氧化硅隔离层(6)中；
所述二氧化硅隔离层(6)埋入P柱屏蔽区(3)上端，将P+多晶硅栅电极(7)与P柱屏蔽区(3)、N+源区(11)和N-沟道区(10)隔离开；
所述N-沟道区(10)位于N柱区(4)上方和P-电场终止区(5)左方；
所述N+源区(11)位于N-沟道区(10)上方和P-电场终止区(5)左方；
所述N+衬底区(2)位于P柱屏蔽区(3)和N柱区(4)下方；
所述P+多晶硅漏极(1)位于N+衬底区(2)下方；
所述P+多晶硅漏极(1)、N+衬底区(2)、N柱区(4)、P+多晶硅源电极Ⅱ(9)、N-沟道区(10)和N+源区(11)组成器件的导电区；
所述N柱区(4)和N-沟道区(10)组成器件的漂移区；
所述P柱屏蔽区(3)和N柱区(4)组成器件的横向超结。
2.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：提供基于另一种结构的具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件：在权利要求1所述器件的结构基础上，将P+多晶硅源电极(9)对称设置在P+多晶硅栅电极(7)两侧；将二氧化硅隔离层(6)以及P+多晶硅栅电极(7)右移置于N柱区(4)中央；将P柱屏蔽区(3)分成两部分并置于N柱区(4)两侧；将N+源区(11)分成两部分并置于二氧化硅隔离层(6)两侧；在二氧化硅隔离层(6)左方增加一个N-沟道区(10)；在二氧化硅隔离层(6)左侧增加一个P-电场终止区(5)。
3.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：所述P+多晶硅源电极(8)的宽为0.4μm，高为0.75μm；所述P+多晶硅源电极(9)的宽为0.9μm，高为0.75μm。
4.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：所述P+多晶硅栅电极(7)延伸至二氧化硅隔离层(6)中的部分长度为1.25μm，未延伸至二氧化硅隔离层(6)中的部分长度为0.75μm；P+多晶硅栅电极(7)宽为0.4μm；
所述二氧化硅隔离层(6)埋入P柱屏蔽区(3)的长度为2μm，侧壁厚度为0.05μm，位于P+多晶硅栅电极(7)下部的厚度为0.5μm。
5.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：所述N-沟道区(10)高为1μm，宽为0.2μm；所述N+源区(11)高为0.25μm，宽为0.4μm。
6.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：所述P柱屏蔽区(3)高为14μm；所述N柱区(4)高为12.75μm。
7.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：所述N+衬底区(2)高为3μm，宽为2μm；所述P+多晶硅漏电极(1)高为0.5μm，宽为2μm。
8.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：所述P柱屏蔽区(3)、N柱区(4)和P-电场终止区(5)的掺杂浓度范围为1×1015cm-3～5×1016cm-3，根据器件尺寸和所需工作电流进行调整。
9.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：能够将N型VDMOS器件改为P型VDMOS器件。
10.根据权利要求1所述的一种具有屏蔽效应的超结P柱和N-沟道的4H-SiC基VDMOS器件，其特征在于：该结构同样适用于横向二极管、LIGBT和LDMOS。
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