CN118197920A - 一种半导体晶圆的表面处理方法、装置、电子设备及介质 - Google Patents

Abstract

本申请提供了一种半导体晶圆的表面处理方法、装置、电子设备及介质，涉及半导体制造技术领域，该方法包括：确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，第一工艺要求包括第一厚度及第一去除速率，第二工艺要求包括第二厚度及第二去除速率；在待处理半导体晶圆上生成第一工艺要求的第一氧化硅薄膜；在第一氧化硅薄膜上生成第二工艺要求的第二氧化硅薄膜，第一去除速率大于第二去除速率；依次对第二氧化硅薄膜及第一氧化硅薄膜进行研磨，获得表面平整的半导体晶圆。通过采用上述半导体晶圆的表面处理方法、装置、电子设备及介质，解决了研磨过程中，由于增加过抛时间而导致的深沟槽隔离失效的问题。

Description

一种半导体晶圆的表面处理方法、装置、电子设备及介质

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种半导体晶圆的表面处理方法、装置、电子设备及介质。

背景技术

随着3C电子领域对电池快充需求的快速增加，耐高压的电池充电芯片成为热门的研究方向。在电池充电芯片的制造过程中，主要采用深沟槽隔离工艺（Deep TrenchIsolation，DTI）及化学气相沉积工艺（Chemical Vapor Deposition，CVD），并通过化学机械抛光制程（Chemical Mechanical Polishing，CMP）对氧化硅进行抛光。但是，晶圆的非图形密集区域（ISO区）和图形密集区域（Dense区）会有不同的表面形貌，受到表面形貌的影响会导致氮化硅的厚度差变大，可能造成Dense区的硅损伤，而ISO区可能有氧化硅残留，进而导致器件隔离失效，影响芯片电性能。现有技术中，常用的方法是将DTI-CMP工艺分为两部分，第一步是去除大部分的氧化硅，第二步是通过高选择比的研磨液，选择性的去除氧化硅，优化裸片内的平整度。

然而，对于高深宽比的工艺来说，ISO区和Dense区的差异较大，要将ISO区的氧化硅完全去除，需要增加过抛时间，这会导致沟槽的蝶形坑过大，同样会造成深沟槽隔离失效。

发明内容

有鉴于此，本申请的目的在于提供一种半导体晶圆的表面处理方法、装置、电子设备及介质，以解决研磨过程中，由于增加过抛时间而导致的深沟槽隔离失效的问题。

第一方面，本申请实施例提供了一种半导体晶圆的表面处理方法，包括：

确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，第一工艺要求包括第一厚度及第一去除速率，第二工艺要求包括第二厚度及第二去除速率；

在待处理半导体晶圆上生成第一工艺要求的第一氧化硅薄膜；

在第一氧化硅薄膜上生成第二工艺要求的第二氧化硅薄膜，第一去除速率大于第二去除速率；

依次对第二氧化硅薄膜及第一氧化硅薄膜进行研磨，获得表面平整的半导体晶圆。

可选地，确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，包括：确定第一氧化硅薄膜对应的第一去除速率及第二氧化硅薄膜对应的第二去除速率；根据两层氧化硅薄膜各自的去除速率及待处理半导体晶圆上不同图形区域的透光率，确定第二厚度；根据第二厚度及两层氧化硅薄膜的总厚度，确定第一厚度。

可选地，根据两层氧化硅薄膜各自的去除速率及待处理半导体晶圆上不同图形区域的透光率，确定第二厚度，包括：确定第一去除速率与第二去除速率对应的速率差值、全域阻塞率及区域阻塞率，全域阻塞率为待处理半导体晶圆上非透光区域所占的比例，区域阻塞率用于表征待处理半导体晶圆上图形密集区域的透光率上限；根据速率差值与区域阻塞率的乘积及速率差值与全域阻塞率的乘积，确定第二厚度。

可选地，确定第一氧化硅薄膜对应的第一去除速率及第二氧化硅薄膜对应的第二去除速率，包括：选取符合速率筛选条件的两个薄膜去除速率作为目标去除速率；将目标去除速率中数值最大的去除速率作为第一去除速率，将目标去除速率中数值最小的去除速率作为第二去除速率。

可选地，根据第二厚度及两层氧化硅薄膜的总厚度，确定第一厚度，包括：将总厚度与第二厚度的差值作为第一厚度。

可选地，根据速率差值与区域阻塞率的乘积及速率差值与全域阻塞率的乘积，确定第二厚度，包括：将速率差值、区域阻塞率、设定参数三者的乘积作为分子，将速率差值与全域阻塞率的乘积与第一去除速率之和作为分母；将分子与分母的比值作为第二厚度。

可选地，待处理半导体晶圆上不同图形区域包括图形密集区域及非图形密集区域，图形密集区域对应的透光率为第一透光率，非图形密集区域对应的透光率为第二透光率，第一透光率大于第二透光率。

第二方面，本申请实施例还提供了一种半导体晶圆的表面处理装置，所述装置包括：

工艺要求确定模块，用于确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，第一工艺要求包括第一厚度及第一去除速率，第二工艺要求包括第二厚度及第二去除速率；

第一薄膜生成模块，用于在待处理半导体晶圆上生成第一工艺要求的第一氧化硅薄膜；

第二薄膜生成模块，用于在第一氧化硅薄膜上生成第二工艺要求的第二氧化硅薄膜，第一去除速率大于第二去除速率；

薄膜研磨模块，用于依次对第二氧化硅薄膜及第一氧化硅薄膜进行研磨，获得表面平整的半导体晶圆。

第三方面，本申请实施例还提供一种电子设备，包括：处理器、存储器和总线，所述存储器存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储器之间通过总线通信，所述机器可读指令被所述处理器执行时执行如上述的半导体晶圆的表面处理方法的步骤。

第四方面，本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行如上述的半导体晶圆的表面处理方法的步骤。

本申请实施例带来了以下有益效果：

本申请实施例提供的一种半导体晶圆的表面处理方法、装置、电子设备及介质，能够在待处理半导体晶圆上生成两层氧化硅薄膜且第一层氧化硅薄膜的去除速率大于第二层氧化硅薄膜的去除速率，使得在研磨初期Dense区的去除速率大于ISO区的去除速率，但在接近氮化硅时ISO区的氧化硅去除速率会大于Dense区的去除速率。通过控制不同研磨阶段的氧化硅去除速率，优化了裸片的平整度，减少了过抛时间，能够在不造成硅损伤的情况下去除氧化硅残留，与现有技术中的半导体晶圆的表面处理方法相比，解决了研磨过程中，由于增加过抛时间而导致的深沟槽隔离失效的问题，增加了CMP的工艺窗口。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了本申请实施例所提供的现有技术中的深沟槽隔离的膜层结构的示意图；

图2示出了本申请实施例所提供的现有技术中的硅损伤及氧化硅残留的示意图；

图3示出了本申请实施例所提供的半导体晶圆的表面处理方法的流程图；

图4示出了本申请实施例所提供的半导体晶圆的表面研磨过程的示意图；

图5示出了本申请实施例所提供的第一氧化硅薄膜的研磨效果的示意图；

图6示出了本申请实施例所提供的第二氧化硅薄膜的研磨效果的示意图；

图7示出了本申请实施例所提供的研磨最终效果的示意图；

图8示出了本申请实施例所提供的半导体晶圆的表面处理装置的结构示意图；

图9示出了本申请实施例所提供的电子设备的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的每个其他实施例，都属于本申请保护的范围。

值得注意的是，在本申请提出之前，随着3C电子领域对电池快充需求的快速增加，耐高压的电池充电芯片成为热门的研究方向。电池充电芯片的制造过程主要采用深沟槽隔离（Deep Trench Isolation，DTI）工艺，通常典型的深沟槽隔离宽度在 0.5μm至2μm之间，深度在10μm至30μm之间。深沟槽在刻蚀之后，采用化学气相沉积（Chemical VaporDeposition，CVD）方式沉积氧化硅，并以氮化硅为作为化学机械抛光制程（ChemicalMechanical Polishing，CMP）的抛光停止层，在抓到终点后需要过抛一段时间，以去除氧化硅的残留。图1示出了本申请实施例所提供的现有技术中的深沟槽隔离的膜层结构的示意图，如图1所示，由于深沟槽工艺中的沟槽101的深度较大，通常需要沉积较厚的氧化硅薄膜，氧化硅薄膜包括二氧化硅薄膜104、氮化硅薄膜105、线形氧化硅薄膜106，约14000A（埃），102区域为ISO区（非图形密集区域），103区域为Dense区（图形密集区域），晶圆的ISO区和Dense区会有不同的表面形貌，例如：Dense区的凹槽较多。图2示出了本申请实施例所提供的现有技术中的硅损伤及氧化硅残留的示意图，如图2所示，受到表面形貌影响，研磨过程中ISO区氧化硅去除速率慢，Dense区氧化硅去除速率快，这种差异会导致氮化硅薄膜105的厚度差变大，可能造成Dense区域的硅损伤，如图2中的区域111；ISO区可能有氧化硅残留，如图2中的区域112，导致器件隔离失效，影响芯片电性能。

因此，减小裸片（Die）内的厚度差，增加工艺窗口，对于DTI-CMP工艺来说至关重要。常用的方法是将这道工艺分为两部分，第一步是去除大部分的氧化硅（大约剩余2000A），第二步是通过高选择比的研磨液（slurry），选择性的去除氧化硅，优化Die内的平整度。但对于这种高深宽比的工艺，ISO区和Dense区的差异较大，要将ISO区的氧化硅完全去除，需要增加过抛的时间，这导致沟槽的蝶形坑（dishing）过大，同样会导致深槽隔离失效。并且这种方法需要用到氧化铈研磨液（ceria slurry），相对于二氧化硅研磨液（slurry）成本更高。

为了便于理解，下面先对本申请中涉及到的名词进行说明。

基于此，本申请实施例提供了一种半导体晶圆的表面处理方法，以减少研磨过程中的过抛时间，提高深沟槽隔离的成功率。

请参阅图3，图3为本申请实施例所提供的一种半导体晶圆的表面处理方法的流程图。如图3所示，本申请实施例提供的半导体晶圆的表面处理方法，包括：

步骤S201，确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求。

该步骤中，为了优化了裸片的平整度，减少了过抛时间，可通过控制不同研磨阶段的氧化硅去除速率来实现，为此可在待处理半导体晶圆上生成两层氧化硅薄膜，并且使得生成的两层氧化硅薄膜具有不同的去除速率，以通过去除速率的不同来控制不同研磨阶段中氧化硅的去除量。

第一工艺要求包括第一厚度及第一去除速率，第二工艺要求包括第二厚度及第二去除速率。

厚度可指氧化硅薄膜的厚度，第一氧化硅薄膜与第二氧化硅薄膜的厚度不同。

去除速率为表征氧化硅薄膜去除速率的快慢程度的物理量，去除速率越大则表明氧化硅薄膜的致密度越小，去除速率越小则表明氧化硅薄膜致密度越大。

在本申请实施例中，可通过步骤a1、步骤a2、步骤a3来确定第一工艺要求及第二工艺要求。

步骤a1，确定第一氧化硅薄膜对应的第一去除速率及第二氧化硅薄膜对应的第二去除速率。

这里，将第一层氧化硅薄膜称为第一氧化硅薄膜，将第二层氧化硅薄膜称为第二氧化硅薄膜，将第一氧化硅薄膜对应的去除速率称为第一去除速率，将第二氧化硅薄膜对应的去除速率称为第二去除速率。

具体的，在确定第一去除速率及第二去除速率之前，已制作了多个控片，每个控片上均生成了单一的氧化硅薄膜，每个氧化硅薄膜的类型不同、厚度相同，这些氧化硅薄膜的制备工艺及使用的耗材是不同的，氧化硅薄膜可以是HARP氧化硅薄膜、TEOS氧化硅薄膜、USG氧化硅薄膜等。先在裸片上生成某一类型的单一的氧化硅薄膜，然后在CMP机台上采用预设研磨方式对该氧化硅薄膜进行去除，记录去除该氧化硅薄膜的速率，将此速率作为该氧化硅薄膜的薄膜去除速率。同样地，在裸片上生成另一类型的单一的氧化硅薄膜，按照相同的预设研磨方式，对该氧化硅薄膜进行去除，记录去除该氧化硅薄膜的速率，将此速率作为该氧化硅薄膜的薄膜去除速率。以此类推，可以分别确定每个氧化硅薄膜的薄膜去除速率。其中，相同的预设研磨方式是指采用相同的研磨液及相同的压力。另外，也可以通过历史研磨数据或其他途径，获得不同类型氧化硅薄膜的薄膜去除速率。

然后，从多个控片（测试用的晶圆）的薄膜去除速率中，选取符合速率筛选条件的两个薄膜去除速率作为目标去除速率，将目标去除速率中数值最大的去除速率作为第一去除速率，将目标去除速率中数值最小的去除速率作为第二去除速率。这里，第一去除速率大于第二去除速率 ，速率筛选条件包括选取的薄膜去除速率处于预设速率范围内且两个薄膜去除速率比值大于设定阈值。每个控片上已生成单一薄膜，且通过试验可以确定每个薄膜的去除速率，例如：A控片上生成有单一的HARP（high aspect ratio process，高深宽比）薄膜，B控片上生成有单一的TEOS（硅酸乙酯）薄膜，C控片上生成有单一的USG薄膜，如果A控片和B控片上的薄膜对应的薄膜去除速率符合速率筛选条件，则将这两个控片中的最大速率作为第一去除速率，将该第一去除速率对应的薄膜类型作为待生成的第一氧化硅薄膜，将这两个控片中的最小速率作为第二去除速率，将该第二去除速率对应的薄膜类型作为待生成的第二氧化硅薄膜。

例如：选取的两个薄膜去除速率分别为4090A/min和3131A/min，则将3131A/min的薄膜去除速率座位第二去除速率，将4090A/min的薄膜去除速率座位第一去除速率。

不同的薄膜去除速率表明相同时间内去除的氧化硅量是不同的，因此，相同时间内去除量越大，则表明该氧化硅薄膜的致密度越小，相同时间内去除量越小，则表明该氧化硅薄膜的致密度越大。另外，由于不同氧化硅薄膜去除速率对应的氧化硅薄膜的耗材是已知的，而同一耗材的致密度是确定的，因此可以根据选取的第一去除速率确定对应的氧化硅薄膜的第一致密度，根据选取的第二去除速率确定氧化硅薄膜的第二致密度。

步骤a2，根据两层氧化硅薄膜各自的去除速率及待处理半导体晶圆上不同图形区域的透光率，确定第二厚度。

这里，待处理半导体晶圆上不同图形区域包括图形密集区域及非图形密集区域，图形密集区域称为dense区，非图形密集区域称为ISO区，图形密集区域对应的透光率为第一透光率，第一透光率记作：，非图形密集区域对应的透光率为第二透光率，第二透光率记作：/>，第一透光率及第二透光率是确定的已知量，且第一透光率大于第二透光率，即。全域阻塞率为待处理半导体晶圆上非透光区域所占的比例，全域阻塞率为/>，区域阻塞率用于表征待处理半导体晶圆上图形密集区域的透光率上限，区域阻塞率为/>。

具体的，确定第一去除速率与第二去除速率对应的速率差值、全域阻塞率及区域阻塞率，根据速率差值与区域阻塞率的乘积及速率差值与全域阻塞率的乘积，确定第二厚度。

第一去除速率记作：，第二去除速率记作：/>，则速率差值为/>，则可根据及/>来确定第二厚度。

下面参照图4来介绍研磨过程。

图4示出了本申请实施例所提供的半导体晶圆的表面研磨过程的示意图，如图4所示，氧化硅薄膜包括第一氧化硅薄膜311、第二氧化硅薄膜312，研磨过程可以分为两个阶段，第一阶段为：从半导体晶圆表面研磨到刚好接触到第一氧化硅薄膜311的位置，图4中位于上方的虚线301即为刚接触到第一氧化硅薄膜311的位置；第二阶段为：从第一氧化硅薄膜311研磨到台阶高度为0的位置，即研磨到图4中位于下方的虚线302的位置。

这里，用T1表示图形密集区域dense在第一阶段中氧化硅薄膜的去除量，用T2表示图形密集区域dense在第二阶段中氧化硅薄膜的去除量，用表示非图形密集区域ISO在第一阶段中氧化硅薄膜的去除量，用/>表示非图形密集区域ISO在第二阶段中氧化硅薄膜的去除量。

因此，为了保证ISO区和dense区在上述两个研磨步骤中的去除(loss)量相同，即保证，就需要建立一个等式。又因为第二条黑色虚线下面的第一氧化硅薄膜，不会受到表面形貌的影响，即ISO区和dense区的去除速率是一样的，所以只需计算第二氧化硅薄膜的厚度即可。这里，可通过以下方式建立等式：将速率差值、区域阻塞率、设定参数三者的乘积作为分子，将速率差值与全域阻塞率的乘积与第一去除速率之和作为分母；将分子与分母的比值作为第二厚度，建立的等式如下：

；

上式中， THK表示总的氧化硅薄膜厚度，THK1表示第一氧化硅薄膜的厚度，THK2表示第二氧化硅薄膜的厚度，表示设定参数，设定参数中/>表示校正系数，ST表示台阶高度（step height），ST可通过扫描电子显微镜SEM切片获得。

步骤a3，根据第二厚度及两层氧化硅薄膜的总厚度，确定第一厚度。

具体的，两层氧化硅薄膜的总厚度THK是根据深宽比以及CVD工艺要求决定的，这里不再赘述，且深宽比为已知的确定值，然后，将总厚度与第二厚度的差值作为第一厚度，即。

步骤S202，在待处理半导体晶圆上生成第一工艺要求的第一氧化硅薄膜。

该步骤中，为了改善晶圆表面研磨过程的厚度差，可改变深沟槽中氧化硅薄膜的结构，通过控制不同研磨阶段氧化硅的去除速率来优化裸片内的平整度，为此，需要按照已确定的工艺要求依次生成不同去除速率的第一氧化硅薄膜及第二氧化硅薄膜。

待处理半导体晶圆为待进行DTI-CMP工艺处理的晶圆。

在本申请实施例中，分两步进行氧化硅薄膜沉积，以形成两种氧化硅薄膜，且两种氧化硅薄膜具有的去除速率是不同的。在待处理半导体晶圆上，首先生成的氧化硅薄膜称为第一氧化硅薄膜，并将第一氧化硅薄膜的致密度称为第一致密度。另外，第一工艺要求还包括高深宽比，生成的第一氧化硅薄膜为高深宽比的氧化硅薄膜，这样可以进一步提高处理后的半导体晶圆表面的平整度。

在待处理半导体晶圆上蚀刻出高深宽比的深槽，高深宽比的深槽也能够进一步提高处理后的半导体晶圆表面的平整度，利用化学气相沉积方法生成第一氧化硅薄膜。其中，化学气相沉积方法为CVD方法，高深宽比为HARP（High Aspect Ratio Process，高深宽比）工艺，这样，通过CVD方法可在待处理半导体晶圆上生成厚度为第一厚度，且去除速率为第一去除速率的第一氧化硅薄膜。

步骤S203，在第一氧化硅薄膜上生成第二工艺要求的第二氧化硅薄膜。

该步骤中，第二氧化硅薄膜可以是TEOS薄膜，也可以是其他类型的薄膜。

由于第二氧化硅薄膜的沉积速率远高于第一氧化硅薄膜的沉积速率，因此改变了薄膜结构，可增加CVD的产出量。

在本申请实施例中，可将正硅酸乙脂作为生成第二氧化硅薄膜的原料，在第一氧化硅薄膜上生成第二氧化硅薄膜。具体的，同样采用CVD方法，在待处理半导体晶圆的第一氧化硅薄膜上，生成厚度为第二厚度，且去除速率为第二去除速率的第二氧化硅薄膜。

步骤S204，依次对第二氧化硅薄膜及第一氧化硅薄膜进行研磨，获得表面平整的半导体晶圆。

该步骤中，已经在待处理晶圆表面生成了两种不同去除速率的氧化硅薄膜，例如：生成的第一氧化硅薄膜为HARP薄膜，生成的第二氧化硅薄膜为PETEOS薄膜，且第一氧化硅薄膜的去除速率大于第二氧化硅薄膜的去除速率。

下面参照图5、图6、图7来介绍研磨过程。

图5示出了本申请实施例所提供的第一氧化硅薄膜的研磨效果的示意图，如图5所示，在依次对第二氧化硅薄膜312及第一氧化硅薄膜311进行研磨的过程中，研磨初期由于受到表面形貌的影响，Dense区的氧化硅去除速率会大于ISO区的氧化硅去除速率。图6示出了本申请实施例所提供的第二氧化硅薄膜的研磨效果的示意图，如图6所示，当研磨接触到第一氧化硅薄膜311时，由于第一氧化硅薄膜HARP的去除速率大于第二氧化硅薄膜TEOS的去除速率，沟槽（trench）的凹槽处有较多TEOS填充，因此Dense区的氧化硅去除速率小于ISO区的氧化硅去除速率。通过改变不同阶段，ISO和Dense区的氧化硅去除率，可以优化裸片内部平整度。图7示出了本申请实施例所提供的研磨最终效果的示意图，如图7所示，研磨结束时，可获得表面平整的半导体晶圆，此时不会造成硅损伤，且去除了氧化硅残留。

与现有技术中半导体晶圆的表面处理方法相比，本申请能够在待处理半导体晶圆上生成两层氧化硅薄膜且第一层氧化硅薄膜的去除速率大于第二层氧化硅薄膜的去除速率，使得在研磨初期Dense区的去除速率大于ISO区的去除速率，但在接近氮化硅时ISO区的氧化硅去除速率会大于Dense区的去除速率。通过控制不同研磨阶段的氧化硅去除速率，优化了裸片的平整度，增加DTI-CMP的工艺窗口，减少过抛时间，能够在不造成硅损伤的情况下去除氧化硅残留。另外，通过改变两种薄膜的厚度比例，可以仅使用一种研磨液即达到减小Die内厚度差的效果，降低了工艺成本。解决了研磨过程中，由于增加过抛时间而导致的深沟槽隔离失效的问题。

基于同一发明构思，本申请实施例中还提供了与半导体晶圆的表面处理方法对应的半导体晶圆的表面处理装置，由于本申请实施例中的装置解决问题的原理与本申请实施例上述半导体晶圆的表面处理方法相似，因此装置的实施可以参见方法的实施，重复之处不再赘述。

请参阅图8，图8为本申请实施例所提供的一种半导体晶圆的表面处理装置的结构示意图。如图8中所示，所述半导体晶圆的表面处理装置400包括：

工艺要求确定模块401，用于确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，所述第一工艺要求包括第一厚度及第一去除速率，所述第二工艺要求包括第二厚度及第二去除速率；

第一薄膜生成模块402，用于在待处理半导体晶圆上生成第一工艺要求的第一氧化硅薄膜；

第二薄膜生成模块403，用于在第一氧化硅薄膜上生成第二工艺要求的第二氧化硅薄膜，第一去除速率大于第二去除速率；

薄膜研磨模块404，用于依次对第二氧化硅薄膜及第一氧化硅薄膜进行研磨，获得表面平整的半导体晶圆。

请参阅图9，图9为本申请实施例所提供的一种电子设备的结构示意图。如图9中所示，所述电子设备500包括处理器510、存储器520和总线530。

所述存储器520存储有所述处理器510可执行的机器可读指令，当电子设备500运行时，所述处理器510与所述存储器520之间通过总线530通信，所述机器可读指令被所述处理器510执行时，可以执行如上述图3所示方法实施例中的半导体晶圆的表面处理方法的步骤，具体实现方式可参见方法实施例，在此不再赘述。

本申请实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时可以执行如上述图3所示方法实施例中的半导体晶圆的表面处理方法的步骤，具体实现方式可参见方法实施例，在此不再赘述。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的***、装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可执行的非易失的计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read-OnlyMemory，ROM）、随机存取存储器（Random Access Memory，RAM）、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种半导体晶圆的表面处理方法，其特征在于，包括：

确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，所述第一工艺要求包括第一厚度及第一去除速率，所述第二工艺要求包括第二厚度及第二去除速率；

在待处理半导体晶圆上生成所述第一工艺要求的第一氧化硅薄膜；

在所述第一氧化硅薄膜上生成所述第二工艺要求的第二氧化硅薄膜，所述第一去除速率大于所述第二去除速率；

依次对所述第二氧化硅薄膜及所述第一氧化硅薄膜进行研磨，获得表面平整的半导体晶圆。

2.根据权利要求1所述的方法，其特征在于，所述确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，包括：

确定所述第一氧化硅薄膜对应的第一去除速率及所述第二氧化硅薄膜对应的第二去除速率；

根据两层氧化硅薄膜各自的去除速率及所述待处理半导体晶圆上不同图形区域的透光率，确定第二厚度；

根据所述第二厚度及两层氧化硅薄膜的总厚度，确定第一厚度。

3.根据权利要求2所述的方法，其特征在于，所述根据两层氧化硅薄膜各自的去除速率及所述待处理半导体晶圆上不同图形区域的透光率，确定第二厚度，包括：

确定所述第一去除速率与所述第二去除速率对应的速率差值、全域阻塞率及区域阻塞率，所述全域阻塞率为所述待处理半导体晶圆上非透光区域所占的比例，所述区域阻塞率用于表征所述待处理半导体晶圆上图形密集区域的透光率上限；

根据所述速率差值与所述区域阻塞率的乘积及所述速率差值与所述全域阻塞率的乘积，确定第二厚度。

4.根据权利要求2所述的方法，其特征在于，所述确定所述第一氧化硅薄膜对应的第一去除速率及所述第二氧化硅薄膜对应的第二去除速率，包括：

选取符合速率筛选条件的两个薄膜去除速率作为目标去除速率；

将所述目标去除速率中数值最大的去除速率作为第一去除速率，将所述目标去除速率中数值最小的去除速率作为第二去除速率。

5.根据权利要求2所述的方法，其特征在于，所述根据所述第二厚度及两层氧化硅薄膜的总厚度，确定第一厚度，包括：

将所述总厚度与所述第二厚度的差值作为第一厚度。

6.根据权利要求3所述的方法，其特征在于，所述根据所述速率差值与所述区域阻塞率的乘积及所述速率差值与所述全域阻塞率的乘积，确定第二厚度，包括：

将所述速率差值、所述区域阻塞率、设定参数三者的乘积作为分子，将所述速率差值与所述全域阻塞率的乘积与第一去除速率之和作为分母；

将所述分子与所述分母的比值作为第二厚度。

7.根据权利要求2所述的方法，其特征在于，所述待处理半导体晶圆上不同图形区域包括图形密集区域及非图形密集区域，所述图形密集区域对应的透光率为第一透光率，所述非图形密集区域对应的透光率为第二透光率，所述第一透光率大于所述第二透光率。

8.一种半导体晶圆的表面处理装置，其特征在于，包括：

工艺要求确定模块，用于确定生成两层氧化硅薄膜的第一工艺要求及第二工艺要求，所述第一工艺要求包括第一厚度及第一去除速率，所述第二工艺要求包括第二厚度及第二去除速率；

第一薄膜生成模块，用于在待处理半导体晶圆上生成所述第一工艺要求的第一氧化硅薄膜；

第二薄膜生成模块，用于在所述第一氧化硅薄膜上生成所述第二工艺要求的第二氧化硅薄膜，所述第一去除速率大于所述第二去除速率；

薄膜研磨模块，用于依次对所述第二氧化硅薄膜及所述第一氧化硅薄膜进行研磨，获得表面平整的半导体晶圆。

9.一种电子设备，其特征在于，包括：处理器、存储介质和总线，所述存储介质存储有所述处理器可执行的机器可读指令，当电子设备运行时，所述处理器与所述存储介质之间通过总线通信，所述处理器执行所述机器可读指令，以执行如权利要求1至7中任一项所述的半导体晶圆的表面处理方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行如权利要求1至7中任一项所述的半导体晶圆的表面处理方法的步骤。