CN118170235A - 时钟复位生成电路 - Google Patents

Abstract

本发明提供一种时钟复位生成电路，涉及芯片内部复位信号的电路技术领域，电路包括：时钟分频单元、选择单元和复位同步单元；时钟复位生成电路的时钟输入端用于：接收原始时钟信号；时钟复位生成电路的复位输入端用于：接收复位信号；时钟分频单元用于：对原始时钟信号进行分频，输出分频时钟信号；选择单元用于：在接收到复位信号的情况下，选择输出分频时钟信号；复位同步单元用于：将复位信号同步于选择单元输出的时钟信号。本发明通过时钟分频单元来降低时钟信号的频率，进而在复位信号来临时采用低频的分频时钟信号与复位信号同步输出，对于面积比较庞大的逻辑电路，可以有效降低延时差异，进而提高电路的工作稳定性。

Description

时钟复位生成电路

技术领域

本发明涉及芯片内部复位信号的电路技术领域，尤其涉及一种时钟复位生成电路。

背景技术

在数字SOC(System On Chip，片上***)数字芯片内复位信号处理电路的领域中，时钟复位是电路最基本的逻辑，其中复位又分为同步复位和异步复位。异步复位是指在复位时不依赖时钟，逐渐成为一种主流的复位方法，异步复位一般要求同步释放，为了避免在异步复位释放的时候引入亚稳态，在时序分析的时候引入了复位信号的Recovery&Removaltime时序检查。

目前，Recovery&Removal time时序检查存在以下问题：和时钟信号一样，复位信号也需要驱动很多的触发器单元，对于一些面积比较庞大的逻辑电路来说，复位信号距离每个触发器的距离差异通常较大，距离差异外加复位信号的巨大负载，就会导致复位信号到达每个触发器的延时有很大的差异，这个延时的差异可能会超过一个或者多个时钟周期，而在复位信号到达各个触发器的延迟差异超过一个时钟周期的时候，Recovery&Removal time时序检查是不能被满足的，此时可能出现Recovery&Removal的情况，难以对各个触发器进行有效控制。

发明内容

本发明提供一种时钟复位生成电路，用以解决现有技术中可能出现Recovery&Removal的情况，难以对各个触发器进行有效控制的问题。

本发明提供一种时钟复位生成电路，包括：时钟分频单元、选择单元和复位同步单元；

所述时钟分频单元的输入端作为所述时钟复位生成电路的时钟输入端，所述时钟分频单元的输出端连接于所述选择单元的第一输入端，所述选择单元的第二输入端连接于所述时钟复位生成电路的时钟输入端，所述选择单元的控制端作为所述时钟复位生成电路的复位输入端，所述选择单元的输出端作为所述时钟复位生成电路的时钟输出端，所述选择单元的输出端还连接于所述复位同步单元的输入端，所述复位同步单元的输出端作为所述时钟复位生成电路的复位同步输出端；

所述时钟复位生成电路的时钟输入端用于：接收原始时钟信号；

所述时钟复位生成电路的复位输入端用于：接收复位信号；

所述时钟分频单元用于：对所述原始时钟信号进行分频，输出分频时钟信号；

所述选择单元用于：在接收到所述复位信号的情况下，选择输出所述分频时钟信号；

所述复位同步单元用于：将所述复位信号同步于所述选择单元输出的时钟信号。

根据本发明提供的一种时钟复位生成电路，所述选择单元还用于：在未接收到所述复位信号的情况下，选择输出所述原始时钟信号。

根据本发明提供的一种时钟复位生成电路，所述选择单元包括时钟切换选择器和控制器；

所述时钟切换选择器的第一输入端作为所述选择单元的第一输入端，所述时钟切换选择器的第二输入端作为所述选择单元的第二输入端，所述时钟切换选择器的输出端作为所述选择单元的输出端，所述控制器的输入端作为所述选择单元的控制端，所述控制器的输出端连接于所述时钟切换选择器的控制端；

所述控制器用于：在接收到所述复位信号的情况下，向所述时钟切换选择器输出第一控制信号；

所述时钟切换选择器用于：在接收到所述第一控制信号的情况下，选择输出所述分频时钟信号。

根据本发明提供的一种时钟复位生成电路，所述控制器还用于：在未接收到所述复位信号的情况下，向所述时钟切换选择器输出第二控制信号；

所述时钟切换选择器还用于：在接收到所述第二控制信号的情况下，选择输出所述原始时钟信号。

根据本发明提供的一种时钟复位生成电路，所述控制器通过第一D触发器实现，所述第一D触发器的复位端作为所述控制器的输入端，所述第一D触发器的输出端作为所述控制器的输出端，所述第一D触发器的输入端接高电平。

根据本发明提供的一种时钟复位生成电路，所述时钟复位生成电路还包括复位延时单元；

所述选择单元的输出端通过所述复位延时单元连接于所述复位同步单元的输入端；

所述复位延时单元用于：将所述复位信号延时输出。

根据本发明提供的一种时钟复位生成电路，所述时钟分频单元包括N级第二D触发器和N个反相器，N为大于1的整数；

对于所述N级第二D触发器中的每一级第二D触发器，所述第二D触发器的输出端连接于所述反相器的输入端，所述第二D触发器的输入端连接于所述反相器的输出端，所述反相器的输出端还连接于下一级第二D触发器的时钟端，所述N级第二D触发器中的第一级第二D触发器的时钟端作为所述时钟分频单元的输入端，所述N级第二D触发器中最后一级第二D触发器的输出端所连接的反相器的输出端，作为所述时钟分频单元的输出端。

根据本发明提供的一种时钟复位生成电路，所述N设置为小于第一阈值。

根据本发明提供的一种时钟复位生成电路，所述第一D触发器的时钟端连接于所述时钟复位生成电路的时钟输入端，或者连接于所述时钟分频单元的输出端。

本发明提供的时钟复位生成电路，包括时钟分频单元、选择单元和复位同步单元，其中，时钟分频单元用来对从电路的时钟输入端接收的原始时钟信号进行分频，得到分频时钟信号，也即将原始时钟信号的快时钟，分频成了分频时钟信号的慢时钟，输出至选择单元的一个输入端，也将原始时钟信号输出至选择单元的另一个输入端，选择单元的控制端用于接收复位信号，在接收到复位信号的情况下，可以选择输出分频时钟信号，也即在复位信号到来需要复位时，选择分频得到低频的分频时钟信号作为最终输出的时钟信号，并通过复位同步单元将复位信号与该分频时钟信号同步后作为输出。通过时钟分频单元来降低时钟信号的频率，进而在复位信号来临时采用低频的分频时钟信号与复位信号同步输出，对于面积比较庞大的逻辑电路，可以有效降低延时差异超过一个或者多个时钟周期的情况，进而降低电路进入Recovery&Removal这种亚稳态的概率，提高电路的工作稳定性；此外，通过时钟分频单元来降低时钟信号的频率，而无需直接控制PLL输出不同频率的时钟来匹配复位情况，可以有效保证电路其他部分和CRG都可以正常工作。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的时钟复位生成电路的结构示意图之一；

图2是相关技术中时序电路异步复位Recovery&Removal time的示意图；

图3是相关技术中SOC内部时钟复位逻辑的示意图；

图4是相关技术中CRG的结构示意图；

图5是本发明提供的时钟复位生成电路的结构示意图之二；

图6是本发明提供的时钟复位生成电路中控制器的结构示意图；

图7是本发明提供的时钟复位生成电路中时钟分频单元的结构示意图；

图8是本发明提供的时钟复位生成电路的结构示意图之三。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图描述本发明的时钟复位生成电路。

图1是本发明提供的时钟复位生成电路的结构示意图之一，如图1所示，时钟复位生成电路100包括：时钟分频单元101、选择单元102和复位同步单元103；

所述时钟分频单元101的输入端作为所述时钟复位生成电路100的时钟输入端，所述时钟分频单元101的输出端连接于所述选择单元102的第一输入端，所述选择单元102的第二输入端连接于所述时钟复位生成电路100的时钟输入端，所述选择单元102的控制端作为所述时钟复位生成电路100的复位输入端，所述选择单元102的输出端作为所述时钟复位生成电路100的时钟输出端(clock_post)，所述选择单元102的输出端还连接于所述复位同步单元103的输入端，所述复位同步单元103的输出端作为所述时钟复位生成电路100的复位同步输出端(reset_n_sync)；

所述时钟复位生成电路100的时钟输入端用于：接收原始时钟信号(clock_fast)；

所述时钟复位生成电路100的复位输入端用于：接收复位信号(reset_n)；

所述时钟分频单元101用于：对所述原始时钟信号进行分频，输出分频时钟信号；

所述选择单元102用于：在接收到所述复位信号的情况下，选择输出所述分频时钟信号；

所述复位同步单元103用于：将所述复位信号同步于所述选择单元输出的时钟信号。

相关技术中，对于一些面积比较庞大的数字SOC芯片的逻辑电路来说，复位信号距离每个触发器的距离差异通常较大，距离差异外加复位信号的巨大负载，就会导致复位信号到达每个触发器的延时有很大的差异，这个延时的差异可能会超过一个或者多个时钟周期，而在复位信号到达各个触发器的延迟差异超过一个时钟周期的时候，Recovery&Removal time时序检查是不能被满足的。

为了便于理解，下面先对Recovery&Removal time进行简单介绍：

图2是相关技术中时序电路异步复位Recovery&Removal time的示意图，如图2所示，左边是相关技术中的D触发器的示意图，D触发器主要包括输入端D、输出端Q、时钟端clock和复位端reset_n几部分，其工作原理如下：

在复位端reset_n为高电平“1”时，认为没有对D触发器进行复位，此时D触发器在时钟端clock的时钟信号的上升沿到来时，将从输入端D输入的信号，从输出端Q进行输出；

在复位端reset_n为低电平“0”时，认为需要对D触发器进行复位，此时不论时钟端clock的时钟信号为何种状态，从输入端D输入的信号都无法从输出端Q输出。

由于时钟端clock的时钟信号会有上升沿，表征即将把输入端的信号从输出端输出，而复位端reset_n的复位信号也会有上升沿，表征即将结束复位状态，当这两个上升沿之间的相位相差较小时，可能导致该D触发器处于Recovery(reset_n上升沿在前)或Removal(clock上升沿在前)的状态，两个上升沿之间的差值也可以分别称之为Recoverytime和Removal time，D触发器处于上述状态时，难以对其进行有效控制。

为了使电路满足Recovery&Removal time时序检查，数字电路可以在电路设计的前端和电路设计的后端做工作。其中，数字电路设计分为两个大的阶段，前端和后端；前端主要是通过硬件描述语言设计电路，后端则是把前端设计的逻辑电路综合成最基本的门电路。

具体地，常见的几种实现方式如下：

(1)数字电路后端设计的时候，可以引入Reset Tree来保证同一个复位域下的电路接收到复位信号的延时差异很小(肯定要在一个时钟周期内)，进而满足Recovery&Removal time时序检查。

(2)在复位发生前，把外部输入的时钟调低频率；复位完成后；再把时钟频率调回去；总结来说，就是让复位的整个过程发生在低频的时钟下，以满足Recovery&Removaltime时序检查。

(3)发生复位的时候，关闭时钟，等到复位完成后再打开时钟，以满足Recovery&Removal time时序检查。

但上述几种实现方式分别存在以下问题：

对于(1)，引入Reset Tree需要在后端投入很大的精力，并且需要引入很多的硬件单元来优化时序。

对于(2)，调低外部输入时钟的频率这个方案属于芯片里面局部对整体的一个要求。一般来说会给很多逻辑使用，在芯片仅仅复位一部分逻辑的时候，其余部分的逻辑要保持时钟频率不变，这种方式就很难满足。

对于(3)，复位的时候关闭时钟对于一些特定情形是不适用的，比如电路逻辑中存在无复位端寄存器，这个时候关闭时钟再做复位是行不通的。

总结来说，要使电路满足Recovery&Removal time时序检查，同一个时钟复位域里面的电路逻辑必须在一个时钟周期内完成解复位。不管是通过前端的手段还是后端的手段，都是围绕这个目标展开的。

在芯片领域内，不论是大型的SOC，还是小型的SOC，全局复位都是必不可少的。所谓的全局复位就是在SOC的一个点触发复位，然后复位信号连接到整个SOC的逻辑电路上，然后触发全局复位。一般SOC中都会引入CRG(Clock Reset Generator，时钟复位生成器)来对输入的复位信号做基本的处理，图3是相关技术中SOC内部时钟复位逻辑的示意图，如图3所示，SOC中包括：

Reset Source(复位资源)，用于产生复位信号reset；

PLL(Phase-locked Loop，锁相环)，用于产生时钟信号clock；

需要理解的是，一款大的芯片一般分成好几个部分，每个部分称为Subsys。多个IP或Subsys，针对每一个IP或Subsys都对应设置一个CRG，CRG一般是把外部送过来的时钟复位信号做同步处理后，输出至对应的IP或Subsys。

图4是相关技术中CRG的结构示意图，如图4所示，可以看出时钟信号和复位信号通过复位同步单元(reset_sync)进行同步后输出，具体是复位同步单元基于时钟信号将复位信号对其为复位同步信号输出，时钟信号通过一个门限(gate)单元输出，具体通过时钟使能信号(clk_en)控制何时将时钟信号输出，但是其还需要改变时钟信号的频率来适应复位过程。

针对上述问题，本发明实施例设计出一种新的CRG(可以理解为是CRG_Pro)，通过在复位时候降低时钟频率来使复位满足时序要求，来使电路更容易满足Recovery&Removaltime时序检查，技术构思为：在CRG_Pro内部引入分频逻辑，把送入CRG_Pro的高频时钟信号进行分频，分频出一个低频的时钟信号，这个时钟信号专门用在复位的时候。

因为异步复位的Recovery&Removal时序问题，主要发生在面积比较大的数字SOC芯片里面。因此本发明也主要是解决大的数字SOC芯片里面复位信号的Recovery&Removal时序问题。

具体地，时钟复位生成电路包括时钟分频单元、选择单元和复位同步单元。

其中，时钟分频单元用来对从电路的时钟输入端接收的原始时钟信号进行分频，得到分频时钟信号，也即将原始时钟信号的快时钟，分频成了分频时钟信号的慢时钟，输出至选择单元的一个输入端，也将原始时钟信号输出至选择单元的另一个输入端，选择单元的控制端用于接收复位信号，在接收到复位信号的情况下，可以选择输出分频时钟信号，也即在复位信号到来需要复位时，选择分频得到低频的分频时钟信号作为最终输出的时钟信号，并通过复位同步单元将复位信号与该分频时钟信号同步后作为输出。

本发明实施例提供的时钟复位生成电路中，通过时钟分频单元来降低时钟信号的频率，进而在复位信号来临时采用低频的分频时钟信号与复位信号同步输出，对于面积比较庞大的逻辑电路，可以有效降低延时差异超过一个或者多个时钟周期的情况，进而降低电路进入Recovery&Removal这种亚稳态的概率，提高电路的工作稳定性；此外，通过时钟分频单元来降低时钟信号的频率，而无需直接控制PLL输出不同频率的时钟来匹配复位情况，可以有效保证电路其他部分和CRG都可以正常工作。

可选地，所述选择单元还用于：在未接收到所述复位信号的情况下，选择输出所述原始时钟信号。

具体地，在未接收到复位信号，也即未发生复位时，可以恢复输出高频的原始时钟信号，而无需一直输出低频的分频时钟信号。

可选地，图5是本发明提供的时钟复位生成电路的结构示意图之二，如图5所示，所述选择单元102包括时钟切换选择器1021和控制器1022；

所述时钟切换选择器1021的第一输入端作为所述选择单元102的第一输入端，所述时钟切换选择器1021的第二输入端作为所述选择单元102的第二输入端，所述时钟切换选择器1021的输出端作为所述选择单元102的输出端，所述控制器1022的输入端作为所述选择单元102的控制端，所述控制器1022的输出端连接于所述时钟切换选择器1021的控制端；

所述控制器1022用于：在接收到所述复位信号的情况下，向所述时钟切换选择器输出第一控制信号；

所述时钟切换选择器1021用于：在接收到所述第一控制信号的情况下，选择输出所述分频时钟信号。

具体地，选择单元可以通过时钟切换选择器和控制器实现，控制器用来根据接收到的信号控制时钟切换选择器选择输出，在接收到复位信号的情况下，向时钟切换选择器输出第一控制信号，以控制时钟切换选择器选择输出低频的分频时钟信号，来适应复位情形。

可选地，所述控制器1022还用于：在未接收到所述复位信号的情况下，向所述时钟切换选择器输出第二控制信号；

所述时钟切换选择器1021还用于：在接收到所述第二控制信号的情况下，选择输出所述原始时钟信号。

具体地，控制器在未接收到复位信号的情况下，向时钟切换选择器输出第二控制信号，以控制时钟切换选择器恢复输出高频的原始时钟信号。

需要说明的是，第一控制信号和第二控制信号可以是高电平“1”，也可以是低电平“0”，只需保证第一控制信号和第二控制信号所对应的电平不同即可，在此不做限制。

可选地，所述控制器可以通过第一D触发器实现，图6是本发明提供的时钟复位生成电路中控制器的结构示意图，如图6所示，具体电路连接结构如下：

所述第一D触发器的复位端作为所述控制器的输入端，所述第一D触发器的输出端作为所述控制器的输出端，所述第一D触发器的输入端接高电平。

具体地，本发明实施例提供了控制器的一种具体实现方式，控制器具体可以通过第一D触发器实现，在接收到复位信号的情况下，将第一D触发器的输入端固接的高电平“1”作为第一控制信号输出，其他情况将低电平“0”作为第二控制信号输出，图中sel用于表征控制信号。

可选地，如图5所示，所述第一D触发器的时钟端连接于所述时钟复位生成电路的时钟输入端，或者连接于所述时钟分频单元的输出端。

具体地，可以直接利用电路中的原始时钟信号或分频时钟信号，为第一D触发器的时钟端提供时钟信号。

可选地，如图5所示，所述时钟复位生成电路100还包括复位延时单元104；

所述选择单元102的输出端通过所述复位延时单元104连接于所述复位同步单元103的输入端；

所述复位延时单元104用于：将所述复位信号延时输出。

具体地，本发明实施例在复位信号传输到复位同步单元进行同步前，先通过复位延时单元进行延时输出，这主要是由于实际情况下，时钟切换选择器切换时钟信号并不是瞬时完成的，其需要经历一段时间才能完成时钟信号切换，为了保证用于复位同步的时钟信号是稳定的，因此本发明实施例设置复位延时单元进行延时输出，也即等到时钟切换选择器输出的时钟信号稳定后，复位信号才能往后传输，进一步对齐了输出的时钟信号与复位信号，有利于电路中各触发器可以被良好控制，进而可以提高电路的工作稳定性。

可选地，本发明实施例还提供了时钟分频单元的一种具体实现方式。

图7是本发明提供的时钟复位生成电路中时钟分频单元的结构示意图，如图7所示，所述时钟分频单元可以包括N级第二D触发器和N个反相器，N为大于1的整数；

对于所述N级第二D触发器中的每一级第二D触发器，所述第二D触发器的输出端连接于所述反相器的输入端，所述第二D触发器的输入端连接于所述反相器的输出端，所述反相器的输出端还连接于下一级第二D触发器的时钟端，所述N级第二D触发器中的第一级第二D触发器的时钟端作为所述时钟分频单元的输入端，所述N级第二D触发器中最后一级第二D触发器的输出端所连接的反相器的输出端，作为所述时钟分频单元的输出端。

可选地，所述N设置为小于第一阈值。

具体地，N等于几，表示要对原始时钟信号做几分频，这个参数一般是根据后端的时序收敛情况进行设置，本发明设置在满足时序收敛的情况下，N尽可能小，小于第一阈值。因为N越大，时钟分频单元所需的硬件逻辑越多，这样可以在保证时序收敛的情况下，尽可能减少电路所需的硬件逻辑。

需要说明的是，图中clock_N的时钟频率等于clock/2^N。

下面举例说明本发明实施例提供的时钟复位生成电路。

一般来说，CRG都是集成在Subsys内部或者IP的内部；把外部送到Subsys的时钟复位进行处理，生成子***所需的时钟信号和复位信号。

图8是本发明提供的时钟复位生成电路的结构示意图之三，如图8所示，时钟复位生成电路包括：

1)“divider_N”表示一个时钟分频器(也即上述时钟分频单元)，用来把输入进来的原始时钟信号做分频处理；

需要说明的是，时钟分频的方式有很多种，本发明对时钟分频的方式不做限制。分频器有个配置参数“Parameter N”，这个参数可以根据实际需要进行设置，N等于几，表示要对时钟做几分频。这个参数一般是根据后端的时序收敛情况进行设置。建议是在满足时序收敛的情况下，N尽可能小。因为N越大，“divider_N”所需的硬件逻辑越多。

2)“clk mux”是一个时钟切换选择器，根据sel的数值为0、还是1，来选择分频后的慢时钟还是分频之前的快时钟。这里的“clk mux”不是一个简单的2选1逻辑，它需要支持两个时钟的无毛刺切换。图中输入的复位信号是“reset_n”，这里假定复位都是低电平有效。

3)“reset_delay”是一个复位延时单元，两路时钟信号经过“clk mux”这个逻辑后，输出为“clock_post”，在“clk mux”做切换的时候并不一定立刻有时钟，或者时钟频率不一定是稳定的。有的“clk mux”输出需要等几个时钟周期才能输出稳定的时钟，为了保证用于“reset_sync”的是一个稳定的时钟信号，本发明实施例增加了一个“reset_delay”逻辑，“reset_delay”要达到的效果是：等到“clk mux”输出的时钟稳定后，复位信号“reset_n”才能向后传输。

4)“sel_solve”是一个控制器，其逻辑要达到的效果是：外部输入的“reset_n”复位有效以后，也即变为0以后，“sel_solve”输出的信号“sel”直接拉低为0，使“clk_mux”输出低频的时钟分频信号；当“reset_n”复位解除，也就是开始变为1的时候，“sel_solve”检测到“reset_n”的0到1跳变以后，等待一段时间，达到一个时刻，在这个时刻，信号“reset_n_sync”已经解除了复位；然后“sel_solve”把输出的“sel”信号变为1，“clk mux”输出的时钟又变为高频的原始时钟信号。

外部开始做复位动作的时候，也就是输入的信号“reset_n”变为0的时候，CRG_Pro先把时钟从高频时钟信号切换到低频时钟信号，然后硬件逻辑才收到复位信号；外部开始做解除复位动作的时候，也就是输入的信号“reset_n”从0变为1的时候，CRG_Pro先把硬件逻辑的复位解除掉，然后再把时钟从高频时钟信号切换到低频时钟信号。保证在复位解复位的这段时间里，硬件逻辑一直在使用低频时钟信号。

因此，本发明至少存在以下有益效果：需要进行复位的时候，CRG_Pro自动切换时钟到低频时钟信号；解除复位以后，CRG_Pro再把时钟切换为高频时钟信号。不论是从快时钟切换到慢时钟，还是从慢时钟切换到快时钟，都是由CRG_Pro的硬件电路来实现的。

需要说明的是，上面为了描述本发明的具体原理，假定了复位信号是低电平有效；以及“clk mux”为0时认为是选择慢时钟，为1时认为是选择快时钟，实际这些都是可以根据实际需要进行选择的，本发明在此不做限制。

本发明通过在复位、解复位的时候自动切换时钟到低频的方式，有效消除了复位信号Recovery&Removal时序难收敛的问题，不需要外部干预，减少了对***的依赖。

此外，只需要外部输入预期的时钟和复位信号，不需要引入额外的时钟信号和复位信号，低频时钟信号由CRG_Pro内部的分频电路产生。分频电路的分频系数是灵活可配的，可以根据不同的Subsys选择不同的分频系数。

本发明引入的“clk mux”、“sel_solve”、“reset_delay”这些硬件逻辑面积都非常的小，只需要几十个逻辑门就能搞定，对芯片的总面积和功耗基本没有影响。

还需要说明的是，内部包含无复位端寄存器的Subsys也可以适用于本发明提供的电路。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种时钟复位生成电路，其特征在于，包括：时钟分频单元、选择单元和复位同步单元；

所述时钟分频单元的输入端作为所述时钟复位生成电路的时钟输入端，所述时钟分频单元的输出端连接于所述选择单元的第一输入端，所述选择单元的第二输入端连接于所述时钟复位生成电路的时钟输入端，所述选择单元的控制端作为所述时钟复位生成电路的复位输入端，所述选择单元的输出端作为所述时钟复位生成电路的时钟输出端，所述选择单元的输出端还连接于所述复位同步单元的输入端，所述复位同步单元的输出端作为所述时钟复位生成电路的复位同步输出端；

所述时钟复位生成电路的时钟输入端用于：接收原始时钟信号；

所述时钟复位生成电路的复位输入端用于：接收复位信号；

所述时钟分频单元用于：对所述原始时钟信号进行分频，输出分频时钟信号；

所述选择单元用于：在接收到所述复位信号的情况下，选择输出所述分频时钟信号；

所述复位同步单元用于：将所述复位信号同步于所述选择单元输出的时钟信号。

2.根据权利要求1所述的时钟复位生成电路，其特征在于，所述选择单元还用于：在未接收到所述复位信号的情况下，选择输出所述原始时钟信号。

3.根据权利要求1或2所述的时钟复位生成电路，其特征在于，所述选择单元包括时钟切换选择器和控制器；

所述时钟切换选择器的第一输入端作为所述选择单元的第一输入端，所述时钟切换选择器的第二输入端作为所述选择单元的第二输入端，所述时钟切换选择器的输出端作为所述选择单元的输出端，所述控制器的输入端作为所述选择单元的控制端，所述控制器的输出端连接于所述时钟切换选择器的控制端；

所述控制器用于：在接收到所述复位信号的情况下，向所述时钟切换选择器输出第一控制信号；

所述时钟切换选择器用于：在接收到所述第一控制信号的情况下，选择输出所述分频时钟信号。

4.根据权利要求3所述的时钟复位生成电路，其特征在于，

所述控制器还用于：在未接收到所述复位信号的情况下，向所述时钟切换选择器输出第二控制信号；

所述时钟切换选择器还用于：在接收到所述第二控制信号的情况下，选择输出所述原始时钟信号。

5.根据权利要求4所述的时钟复位生成电路，其特征在于，所述控制器通过第一D触发器实现，所述第一D触发器的复位端作为所述控制器的输入端，所述第一D触发器的输出端作为所述控制器的输出端，所述第一D触发器的输入端接高电平。

6.根据权利要求5所述的时钟复位生成电路，其特征在于，所述时钟复位生成电路还包括复位延时单元；

所述选择单元的输出端通过所述复位延时单元连接于所述复位同步单元的输入端；

所述复位延时单元用于：将所述复位信号延时输出。

7.根据权利要求1或2所述的时钟复位生成电路，其特征在于，所述时钟分频单元包括N级第二D触发器和N个反相器，N为大于1的整数；

对于所述N级第二D触发器中的每一级第二D触发器，所述第二D触发器的输出端连接于所述反相器的输入端，所述第二D触发器的输入端连接于所述反相器的输出端，所述反相器的输出端还连接于下一级第二D触发器的时钟端，所述N级第二D触发器中的第一级第二D触发器的时钟端作为所述时钟分频单元的输入端，所述N级第二D触发器中最后一级第二D触发器的输出端所连接的反相器的输出端，作为所述时钟分频单元的输出端。

8.根据权利要求7所述的时钟复位生成电路，其特征在于，所述N设置为小于第一阈值。

9.根据权利要求5所述的时钟复位生成电路，其特征在于，所述第一D触发器的时钟端连接于所述时钟复位生成电路的时钟输入端，或者连接于所述时钟分频单元的输出端。