CN118099198A - 一种适用于bjt和vdmos芯片制造的三维半导体衬底晶圆和方法 - Google Patents
一种适用于bjt和vdmos芯片制造的三维半导体衬底晶圆和方法 Download PDFInfo
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Abstract
本发明涉及功率半导体器件技术领域，并具体公开了一种适用于BJT和VDMOS芯片制造的三维半导体衬底晶圆和方法。由半导体衬底晶圆、凹槽结构、N+导通层与场基层和SiO2保护层构成，在半导体衬底晶圆背面设有凹槽结构、N+导通层与场基层和SiO2保护层；凹槽结构由多个阵列分布深入半导体晶圆内部的凹槽组成；N+导通层与场基层位于半导体晶圆背面；SiO2保护层在N+导通层与场基层表面。本发明在衬底材料制造阶段通过在硅片背面形成三维的槽结构，达到了降低衬底材料生产能耗、缩短BJT和VDMOS芯片制造流程、降低生产成本、提高衬底材料电性，进而提高BJT和VDMOS芯片性能的目的。
Description
技术领域
本发明涉及功率半导体器件技术领域，尤其是涉及一种适用于BJT和VDMOS芯片制造的三维半导体衬底晶圆和方法。
背景技术
公知的，用于BJT和VDMOS芯片制造的衬底材料，其理想模型为：根据BJT和VDMOS使用电压要求，选择对应厚度的N-半导体晶圆，然后在半导体晶圆背面扩散一层N+薄层。但是在BJT和VDMOS芯片的实际生产中，因电压设计要求，理想模型半导体晶圆厚度较薄，而半导体材质（如硅）都脆而易碎，难以直接用于生产，必须加大硅片厚度，待芯片正面工艺流程完成后，对晶圆背面进行减薄至设计厚度，然后进行背面金属制程。
如图1所示，为现有用于BJT和VDMOS芯片的扩散晶圆。4~6寸晶圆通常需要约300μm厚度以减少碎片，N-区主要由芯片反压参数确定，N+区厚度主要由晶圆厚度减去N-区厚度确定。扩散晶圆制作时，需要通过高温从晶圆背面扩散形成N+层，N+层的深度通常需要100μm~250μm。N+层靠近N-区位置浓度梯度越大，芯片电性能越好。但N+层靠近N-区位置浓度梯度会随着扩散深度（N+层厚度）的提高而降低，进而影响芯片性能。
CN106129108A为本申请人已授权发明专利，其公开了一种具有三维结构的半导体晶圆。由半导体晶圆、连接层、导通层和保护层构成，导通层上设有保护层，在半导体晶圆上设有连接层和导通层，连接层和导通层设置在半导体晶圆的任意面上。通过在半导体晶圆上设有连接层和导通层，以达到提高半导体性能的目的，不仅可以替代单晶外延片等二维结构半导体晶圆材料，还可以为新型半导体器件提供全新的设计基础。其结构中，A为N-或P-区，B、C可分别为N+或P+区组合，如图2所示。
CN115332185A公开了一种功率半导体晶圆及制备方法。包括：若干功率半导体芯片区、若干划片道区和边缘区，若干所述划片道区和所述边缘区形成机械支撑区，若干所述功率半导体芯片区位于所述机械支撑区之间，所述边缘区位于若干所述功率半导体芯片区和若干所述划片道区的外周；所述边缘区的半导体材料厚度与所述划片道区的半导体材料厚度相等，所述功率半导体芯片区的半导体材料厚度小于所述机械支撑区的半导体材料厚度，使得所述机械支撑区形成网格状结构。该功率半导体晶圆可有效降低碎片率，从力学结构上比圆环结构更为坚固。
然而，上述现有技术中，半导体扩散衬底晶圆因其高阻区缺陷密度低，制作的BJT和VDMOS芯片压降低、漏电流小而作为BJT和VDMOS芯片制造的主要衬底材料之一。扩散抛光衬底晶圆材料的制造，需要在N-半导体衬底晶圆背面扩散高浓度的N杂质，扩散深度为硅片厚度减去N-区设计厚度，扩散深度一般需要150μm以上；超深扩散深度使得衬底材料的制造工艺流程更加复杂，对扩散设备的高温上限和长时间高温的要求跟高，同时大的扩散深度使得N+扩散杂质在硅片内垂直方向的分布较难取得理想的浓度梯度，进而使得BJT和VDMOS芯片性能降低。这既提高了工艺难度，对设备的要求、更多的时间及能源浪费，又难以取得优良的衬底材料及芯片性能。
有鉴于此，本发明提出一种适用于BJT和VDMOS芯片制造的三维半导体衬底晶圆和方法，以解决上述背景技术中存在的至少一个问题。
发明内容
为了克服背景技术中的不足，本发明公开了一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆及其制备方法，通过针对BJT和VDMOS芯片及衬底材料制造工艺的痛点进行特别设计，从而达到在衬底材料制造阶段，降低工艺难度、降低工艺设备要求、降低生产成本，提高产能及衬底材料性能；具有在BJT和VDMOS芯片制造阶段，取消减薄工步、提升芯片性能的特点。
为了实现上述的发明目的，本发明采用如下技术方案：
一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，包括半导体衬底晶圆、凹槽结构、导通层与场基层以及SiO2保护层，在半导体衬底晶圆背面设有凹槽结构、导通层与场基层和SiO2保护层；凹槽结构由多个阵列分布且深入半导体衬底晶圆内部的掺杂体组成，所述掺杂体在纵向深度呈现出高浓度梯度分布；导通层与场基层位于半导体晶圆背面；SiO2保护层在导通层与场基层表面。
优选地，所述半导体衬底晶圆为圆形薄片结构，BJT半导体晶圆衬底为硅材料，且使用<111>晶向，VDMOS半导体晶圆衬底为硅材料，且使用<100>晶向。
优选地，所述凹槽结构为锥型、柱型或棱型结构，深度为50~250μm；所述导通层与场基层掺杂浓度1018~1020/cm2。
优选地，SiO2保护层厚度大于1μm；SiO2保护层可以为SiO2或SiO2与多晶硅复合层或SiO2与掺磷多晶硅复合层。
优选地，半导体衬底晶圆背面为集电极，兼容导通与截止结构，电流同时经由半导体衬底晶圆背面凹槽位置导通层与场基层及平面位置N层流通。
本发明还公开了一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆的制备方法，包括如下步骤：
步骤S1，形成半导体衬底晶圆；
步骤S2，通过掩膜、光刻以及蚀刻工艺在所述半导体衬底晶圆背面制作出阵列分布凹槽；
步骤S3，在所述半导体衬底晶圆背面高温扩散掺杂形成导通层与场基层；
步骤S4，在所述N半导体衬底晶圆背面通过热氧化或CVD工艺生长或沉积SiO2保护层，所述SiO2保护层厚度大于1μm；
其中，步骤S2中所述阵列分布凹槽形状、间距、深度、分布方式根据具体器件参数进行调整；步骤S3中导通层与场基层的掺杂浓度及深度根据具体器件参数确定。
由于采用了上述技术方案，本发明具有如下有益效果：
1.本发明中，在衬底材料制造阶段，导通层与场基层，可以根据设计需求做的非常薄，从而扩散深度大幅降低，降低了工艺难度、工艺设备要求、时间及能源消耗，且提高了产能及衬底材料性能；
2.本发明中，三维衬底晶圆因为背面凹槽，且凹槽深度可调整，因此晶圆背面扩散的N+厚度可大幅降低，而较浅的扩散深度，更加容易达到BJT和VDMOS芯片对于半导体晶圆背面高扩散深度，陡峭的浓度梯度需求，进而提高BJT和VDMOS芯片的性能；
3.本发明中，晶圆背面N+层大的浓度梯度，具备吸杂作用，可降低N-层缺陷密度，提高芯片稳定性。
4.本发明中，在BJT与VDMOS芯片制作时，晶圆背面为集电极，晶圆背面为凹槽结构，不需要进行传统的晶圆背面减薄步骤，背面金属可镀在背面凹槽与平面上，电流同时经由衬底晶圆背面凹槽位置导通层与场基层及平面位置N层流通。
5.本发明三维衬底晶圆背面采用上述的共集电极结构，兼容了穿通结构与截止结构的设计理念，使芯片具有更优良的伏安特性，有效提高半导体芯片的电流密度，基于本发明的半导体芯片比传统半导体芯片功耗可大幅降低。
附图说明
图1为现有技术中用于BJT和VDMOS芯片的扩散晶圆截面图；
图2为现有技术中三维结构的半导体晶圆截面图；
图3为实施例1用于BJT和VDMOS芯片制造的三维半导体衬底晶圆截面图；
图4为实施例2用于BJT和VDMOS芯片制造的三维半导体衬底晶圆截面图;
其中，101、N-型半导体衬底晶圆；102、凹槽结构；103、N+导通层与场基层；104、SiO2保护层；201、P-型半导体衬底晶圆；202、凹槽结构；203、P+导通层与场基层；204、SiO2保护层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1所示，为现有用于BJT和VDMOS芯片的扩散晶圆。4~6寸晶圆通常需要约300μm厚度以减少碎片，N-区主要由芯片反压参数确定，N+区厚度主要由晶圆厚度减去N-区厚度确定。扩散晶圆制作时，需要通过高温从晶圆背面扩散形成N+层，N+层的深度通常需要100μm~250μm。N+层靠近N-区位置浓度梯度越大，芯片电性能越好。但N+层靠近N-区位置浓度梯度会随着扩散深度（N+层厚度）的提高而降低，进而影响芯片性能。
实施例1
请参阅图3，本实施例即是为了解决上述现有技术存在的技术问题而提出的，并具体公开了一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，包括N-半导体衬底晶圆101、凹槽结构102、N+导通层与场基层103以及SiO2保护层104，在半导体衬底晶圆101背面设有凹槽结构102、N+导通层与场基层103和SiO2保护层104；凹槽结构102由多个柱状阵列分布且深入半导体衬底晶圆101内部的掺杂体组成；N+导通层与场基层103位于半导体衬底晶圆101背面；SiO2保护层104在N+导通层与场基层103表面。
实施例2
请参阅图4所示，本实施例公开了一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，包括P-半导体衬底晶圆201、凹槽结构202、P+导通层与场基层203以及SiO2保护层204，在P-半导体衬底晶圆201背面设有凹槽结构202、P+导通层与场基层203和SiO2保护层204；凹槽结构202由多个柱状阵列分布且深入半导体衬底晶圆201内部的掺杂体组成；P+导通层与场基层203位于半导体衬底晶圆201背面；SiO2保护层204在P+导通层与场基层203表面。
实施例3
请参阅图3所示，本实施例公开了一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆的制备方法，包括如下步骤：
步骤S1，形成N-半导体衬底晶圆101；
步骤S2，通过掩膜、光刻以及蚀刻工艺在所述N-半导体衬底晶圆101背面制作出多个阵列分布凹槽结构102；
步骤S3，在所述N-半导体衬底晶圆101背面高温扩散掺杂形成N+导通层与场基层103；
步骤S4，在所述N-半导体衬底晶圆101背面通过热氧化或CVD工艺生长或沉积SiO2保护层104，所述SiO2保护层104厚度大于1μm；
其中，步骤S2中所述多个阵列分布凹槽结构102的形状、间距、深度、分布方式根据具体器件参数进行调整；步骤S3中N+导通层与场基层103的掺杂浓度及深度根据具体器件参数确定。
实施例4
请参阅图4所示，本实施例公开了一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆的制备方法，包括如下步骤：
步骤S1，形成P-半导体衬底晶圆201；
步骤S2，通过掩膜、光刻以及蚀刻工艺在所述P-半导体衬底晶圆201背面制作出多个阵列分布凹槽结构202；
步骤S3，在所述P-半导体衬底晶圆201背面高温扩散掺杂形成P+导通层与场基层203；
步骤S4，在所述P-半导体衬底晶圆201背面通过热氧化或CVD工艺生长或沉积SiO2保护层204，所述SiO2保护层204厚度大于1μm；
其中，步骤S2中所述多个阵列分布凹槽结构202的形状、间距、深度、分布方式根据具体器件参数进行调整；步骤S3中N+导通层与场基层203的掺杂浓度及深度根据具体器件参数确定。
上述的实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，其特征在于：包括N-半导体衬底晶圆、凹槽结构、N+导通层与场基层和SiO2保护层，在所述N-半导体衬底晶圆背面设有凹槽结构、N+导通层与场基层和SiO2保护层；所述凹槽结构由多个阵列分布深入半导体晶圆内部的掺杂体组成；N+导通层与场基层位于N-半导体衬底晶圆背面；SiO2保护层在N+导通层与场基层表面。
2.一种适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，其特征在于：包括P-半导体衬底晶圆、凹槽结构、P+导通层与场基层和SiO2保护层，在所述P-半导体衬底晶圆背面设有凹槽结构、P+导通层与场基层和SiO2保护层；所述凹槽结构由多个阵列分布深入半导体晶圆内部的掺杂体组成；P+导通层与场基层位于P-半导体衬底晶圆背面；SiO2保护层在P+导通层与场基层表面。
3.根据权利要求1或2所述的适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，其特征在于：所述凹槽结构为锥型、柱型或棱型结构，深度为50~250μm；所述导通层与场基层掺杂浓度1018~1020/cm2；BJT半导体晶圆衬底为硅材料，且使用<111>晶向，VDMOS半导体晶圆衬底为硅材料，且使用<100>晶向。
4.根据权利要求1或2所述的适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，其特征在于：所述N-半导体衬底晶圆和P-半导体衬底晶圆为圆形薄片结构；所述掺杂体在纵向深度呈现出高浓度梯度分布。
5.根据权利要求1或2所述的适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，其特征在于：所述SiO2保护层厚度大于1μm；所述SiO2保护层为SiO2或SiO2与多晶硅复合层或SiO2与掺磷多晶硅复合层。
6.根据权利要求1或2所述的适用于BJT和VDMOS器件制造的三维半导体衬底晶圆，其特征在于：所述半导体衬底晶圆背面为集电极，兼容导通与截止结构，电流同时经由半导体衬底晶圆背面凹槽位置导通层与场基层及平面位置N层流通。
7.一种根据权利要求1所述的适用于BJT和VDMOS器件制造的三维半导体衬底晶圆的制备方法，其特征在于：包括如下步骤：
步骤S1，形成N-半导体衬底晶圆；
步骤S2，通过掩膜、光刻以及蚀刻工艺在所述N-半导体衬底晶圆背面制作出多个阵列分布凹槽；
步骤S3，在所述N-半导体衬底晶圆背面高温扩散掺杂形成N+导通层与场基层；
步骤S4，在所述N-半导体衬底晶圆背面通过热氧化或CVD工艺生长或沉积SiO2保护层，所述SiO2保护层厚度大于1μm；
其中，步骤S2中所述多个阵列分布凹槽形状、间距、深度、分布方式根据具体器件参数进行调整；步骤S3中N+导通层与场基层的掺杂浓度及深度根据具体器件参数确定。
8.一种根据权利要求2所述的适用于BJT和VDMOS器件制造的三维半导体衬底晶圆的制备方法，其特征在于：包括如下步骤：
步骤S1，形成P-半导体衬底晶圆；
步骤S2，通过掩膜、光刻以及蚀刻工艺在所述P-半导体衬底晶圆背面制作出多个阵列分布凹槽；
步骤S3，在所述P-半导体衬底晶圆背面高温扩散掺杂形成P+导通层与场基层；
步骤S4，在所述P-半导体衬底晶圆背面通过热氧化或CVD工艺生长或沉积SiO2保护层，所述SiO2保护层厚度大于1μm；
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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