CN118016593A - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本发明属于半导体技术领域，公开一种半导体结构及其制备方法；所述方法包括：提供一衬底；在所述衬底上形成外延层和衬垫氧化层；在衬底上形成第一沟槽和第二沟槽；在所述第一沟槽和所述第二沟槽内沉积绝缘介质；第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度；刻蚀第一沟槽和第二沟槽底部的绝缘介质，将第二沟槽底部的绝缘介质刻蚀穿，露出衬底；第一沟槽底部的绝缘介质未被刻蚀穿；在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。可以在同一工艺制程下，制备出结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构，简化了工艺，节约了时间和成本。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制备方法。
背景技术
电源管理集成电路（Power Management Integratedcircuit，简称PMIC）的本质是电源转换器，是将不稳定或者不适用的电源转换成电子产品可使用的稳定电源，并且该电源不受输入电压和负载变化的影响。
随着IC集成度的提高，市场对BCD（Bipolar CMOS DMOS，单片集成工艺技术）的产品要求越来越高。在承受电压越来越高的情况下相应的有效面积就会增大。为了改善这一问题，DTI（deep trench isolation，深沟道隔离）结构被采用，可以在更小的横向尺寸下获得更高的耐压。
DTI隔离工艺为一种通过在芯片表面刻蚀深沟槽来隔离电路的工艺；DTI隔离工艺在硅片上刻蚀出深度达到数微米的沟槽，然后在沟槽内填充一些绝缘材料，以此形成隔离结构；隔离机构可以有效地阻止不同电路之间的电流和电荷传输，形成电气隔离。
目前主流的DTI结构分为两种：
请参阅图1所示，第一种深沟槽隔离结构：在刻蚀的第一沟槽20中填充SiO2起到隔绝的作用，提高器件耐压；
请参阅图2所示，第二种深沟槽隔离结构：第二沟槽30刻蚀深度达到40um填充P-type poly可以与衬底10（P-sub）同型接触，起导线作用，将衬底10上的漏电流leakage和噪声noise引出；可以广泛的应用于车载以及电源转换产品上。
然而，由于第一种深沟槽隔离结构和第二种深沟槽隔离结构的刻蚀深度不同，现有工艺无法将两种类型深沟槽隔离结构同时做到一个器件上。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，解决了现有第一种深沟槽隔离结构和第二种深沟槽隔离结构无法同时做到一个器件上的技术问题。
相对于现有技术，本发明采用以下技术方案：
第一方面，本发明提供一种半导体结构的制备方法，包括：
提供一衬底；
在所述衬底上形成外延层和衬垫氧化层；
在衬底上形成第一沟槽和第二沟槽；所述第一沟槽和第二沟槽依次贯穿外延层、衬垫氧化层并延伸到衬底中；所述第二沟槽的深度大于所述第一沟槽的深度；所述第一沟槽和第二沟槽均为首尾相接的封闭沟槽；所述第二沟槽设置于第一沟槽***，包围所述第一沟槽；
在所述第一沟槽和所述第二沟槽内沉积绝缘介质，在第一沟槽的侧壁形成第一绝缘介质层，在第二沟槽的侧壁形成第二绝缘介质层；第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度；
刻蚀第一沟槽和第二沟槽底部的绝缘介质，将第二沟槽底部的绝缘介质刻蚀穿，露出衬底；第一沟槽底部的绝缘介质未被刻蚀穿；
在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
本发明进一步的改进在于：所述在衬底上形成第一沟槽和第二沟槽的步骤，具体包括：
在衬垫氧化层上形成光刻胶层；
利用掩膜板，经过曝光和显影工艺在光刻胶层上形成第一沟槽图形和第二沟槽图形；所述第一沟槽图形的关键尺寸小于所述第二沟槽图形的关键尺寸；
以光刻胶层为掩膜，刻蚀第一沟槽图形和第二沟槽图形开口内的衬垫氧化层、外延层和衬底，刻蚀完成后，去除光刻胶层，形成第一沟槽和第二沟槽。
本发明进一步的改进在于：所述在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构的步骤，具体包括：
沉积多晶硅将第一沟槽和第二沟槽填满，并在器件顶部形成一层多晶硅层；
平坦化器件顶部的多晶硅层，直至露出衬垫氧化层；在衬底上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
本发明进一步的改进在于：所述第一沟槽和第二沟槽平行于衬底的截面为环形或者多边形。
本发明进一步的改进在于：所述第一沟槽的截面和所述第二沟槽的截面均呈口字形，所述第二沟槽设置于所述第一沟槽***，包围所述第一沟槽；所述第二沟槽的开口宽度大于所述第一沟槽的开口宽度。
本发明进一步的改进在于：所述第一沟槽的侧壁角度为88°~89.5°；所述第二沟槽的侧壁角度为88°~89.5°。
本发明进一步的改进在于：第一沟槽和第二沟槽的间隔为2-2.5微米。
本发明进一步的改进在于：第一沟槽的关键尺寸（Critical Dimension，简称CD）为1.5um，更靠外第二沟槽的关键尺寸为2.5um。
本发明进一步的改进在于：所述在所述第一沟槽和所述第二沟槽内沉积绝缘介质的步骤中，所沉积的绝缘介质为SiO2。
本发明进一步的改进在于：所述第一深沟槽隔离结构为隔离型深沟槽隔离结构；所述第二深沟槽隔离结构为导线型深沟槽隔离结构。
第二方面，本发明提供一种半导体结构，包括：
衬底；
外延层，所述外延层形成于所述衬底上；
衬垫氧化层，所述衬垫氧化层形成于所述外延层上；
第一沟槽，所述第一沟槽形成于所述衬底上；所述第一沟槽贯穿整个外延层、整个衬垫氧化层和部分衬底；
第一绝缘介质层，所述第一绝缘介质层形成于所述第一沟槽的侧壁和底部；
第一多晶硅层，所述第一多晶硅层填充于所述第一绝缘介质层中；
第二沟槽，所述第二沟槽形成于所述衬底上；所述第二沟槽贯穿整个外延层、整个衬垫氧化层和部分衬底；所述第二沟槽的深度大于所述第一沟槽的深度；
第二绝缘介质层，所述第二绝缘介质层形成于所述第二沟槽的侧壁；
第二多晶硅层，所述第二多晶硅层填充于所述第二绝缘介质层中并接触第二沟槽底部露出的衬底。
本发明进一步的改进在于：第二沟槽的开口宽度大于所述第一沟槽的开口宽度；所述第二沟槽设置于所述第一沟槽***，包围所述第一沟槽。
相对于现有技术，本申请意想不到的技术效果为：
本发明提供一种半导体结构及其制备方法，在同一半导体结构上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构；第一深沟槽隔离结构和第二深沟槽隔离结构的沟槽深度不同；本发明在形成不同深度的沟槽时，通过控制第一沟槽的关键尺寸小于第二沟槽的关键尺寸，可以在一次工艺制程下，制备出深度不同的第一沟槽和第二沟槽，避免分次刻蚀，简化了工艺，节约了时间和成本。本发明中，由于第一沟槽的开口宽度小于第二沟槽的开口宽度，在沟槽内沉积绝缘介质时，第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度，对沟槽底部进行刻蚀时，通过控制刻蚀时间，使第二沟槽底部沉积的绝缘介质被刻蚀穿露出衬底，而第一沟槽底部沉积的绝缘介质较厚，在同一刻蚀时间下未被刻蚀穿；进一步填充多晶硅后，在在同一半导体结构上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
本申请意想不到的技术效果为：控制第一沟槽的开口宽度小于第二沟槽的开口宽度，这样在同一刻蚀工艺制程下，获得的第二沟槽的深度就大于第一沟槽的深度；本发明中，控制第一沟槽的侧壁角度等于第二沟槽的侧壁角度，这样在同一沉积绝缘介质时，底部较窄的第一沟槽的底部沉积的绝缘介质就会更厚，在后续统一刻蚀工艺中，保证第二沟槽底部沉积的绝缘介质被刻蚀穿露出衬底，而第一沟槽底部沉积的绝缘介质较厚，在同一刻蚀时间下未被刻蚀穿。
本申请意想不到的技术效果为：所述第一沟槽的截面和所述第二沟槽的截面均呈口字形，所述第二沟槽设置于所述第一沟槽***，包围所述第一沟槽构成回字形结构；使得第一深沟槽隔离结构更靠近电源管理集成电路的高压器件；高压器件运行时，第一深沟槽隔离结构先进行隔离，减少第一深沟槽隔离结构和第二深沟槽隔离结构之间的载流子堆积，更靠外的第二深沟槽隔离结构能够更好的将衬底上的漏电流leakage和噪声noise引出；二者有机配合，起到更好的隔离作用。
本申请意想不到的技术效果为：第一沟槽和第二沟槽的间隔为2-2.5微米；可以快速排出中心高压器件的泄露电流。
本申请意想不到的技术效果为：第一深沟槽隔离结构中心也沉积有多晶硅，多晶硅可以起到良好的应力消散作用。
本申请意想不到的技术效果为：将此两种DTI结构设置为回字型结构穿插包裹HVdevice，内圈为隔绝型增加载流子通过漂移区的难度从而提升击穿电压。外圈为导电型既可以阻止上部被横向加速的载流子的逃逸也可以将被纵向加速积累到衬底的漏电导出；从而达到在不更改HV device有效结构的前提下提升击穿电压以及可靠性。
本申请意想不到的技术效果为：利用第一沟槽和第二沟槽的开口宽度不同，可以利用一次沉积工艺，便可以在第一沟槽的侧壁形成第一绝缘介质层，在第二沟槽的侧壁形成第二绝缘介质层，同时使得第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度；这样进行后续底部刻蚀的时候，在相同的刻蚀时间下，可以将第二沟槽底部的绝缘介质刻蚀穿，露出衬底，而第一沟槽底部的绝缘介质未被刻蚀穿；从而能够在同一芯片上形成不同的DTI结构，使得两者协同作用，起到更好的隔离作用。
本申请意想不到的技术效果为：CD 1.5um DTI trench深度较浅为隔绝型DTI，CD2.5um DTI trench深度达到40um为深层leakage导出的导线型，形成回字型穿插结构可以在不改变高压器件有效结构的前提下，同时满足超高压PIMC器件所需要的耐高压和低干扰的要求。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为第一种深沟槽隔离结构的结构示意图；
图2为第二种深沟槽隔离结构的结构示意图；
图3为本发明一实施例中半导体结构的俯视图；
图4为本发明一实施例中衬底、外延层和衬垫氧化层的局部截面图；
图5为本发明一实施例中在衬垫氧化层上的光刻胶层中形成第一关键尺寸沟槽图形和第二关键尺寸沟槽图形的局部截面图；
图6为本发明一实施例中在衬底上形成第一沟槽和第二沟槽的局部截面图；
图7为本发明一实施例中在第一沟槽和第二沟槽中沉积绝缘介质的局部截面图；
图8为本发明一实施例中刻蚀第一沟槽和第二沟槽底部的局部截面图；
图9为本发明一实施例中沉积多晶硅的局部截面图；
图10为本发明一实施例中半导体结构的局部截面图。
附图标记说明：
10、为衬底；11、外延层；12、衬垫氧化层；13、光刻胶层；14、多晶硅层；
20、第一沟槽；200、第一关键尺寸沟槽图形；201、第一绝缘介质层；202、第一多晶硅填充层；
30、第二沟槽；300、第二关键尺寸沟槽图形；301、第二绝缘介质层；302、第二多晶硅填充层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
电源管理集成电路（Power Management Integratedcircuit，简称PMIC）的本质是电源转换器，是将不稳定或者不适用的电源转换成电子产品可使用的稳定电源，并且该电源不受输入电压和负载变化的影响。本发明提供的半导体结构及其制作方法可应用在电源管理集成电路中，在同一器件中同时制备第一种深沟槽隔离结构和第二种深沟槽隔离结构，发挥第一种深沟槽隔离结构和第二种深沟槽隔离结构的协同隔离作用，进一步提升半导体结构的性能。
本发明一实施例，提供一种半导体结构的制备方法，可以在同一枚DTI光罩制程工艺中，制备两种不同作用的深沟槽隔离结构。首先，在靠近高压器件device位置的第一沟槽的关键尺寸（Critical Dimension，简称CD；Critical Dimension也可以翻译为临界尺寸、重要尺寸、特征尺寸或线宽）设置为1.5um，紧接着更靠外的位置第二沟槽的关键尺寸设置为2.5um。由于关键尺寸的差异，DTI沟槽刻蚀的表现性存在差异（CD越大沟槽越深）；再进行5000A SiO2dep 填充沟槽侧壁，此时关键尺寸CD 1.5um的第一沟槽的底部位置已经被SiO2封死，关键尺寸CD 2.5um的第二沟槽中SiO2仅在内壁以及底部位置；再进行沟槽底部SiO2的刻蚀，此时第一沟槽底部的SiO2层较厚，刻蚀后仍与衬底隔离，第二沟槽底部的SiO2层较薄，刻蚀后露出衬底；再进填充多晶硅P-type poly，在同一半导体器件上制同时制备出结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
请参阅图3-图10所示，图3为本发明一实施例中半导体结构的俯视图；图4-10为图3所示本发明一实施例中半导体结构中A部的局部制备过程截面图；本发明一实施例，提供一种半导体结构的制备方法，具体包括以下步骤：
步骤1：请参阅图4所示，提供一衬底10，在衬底10上生长外延层11，然后在外延层11上再沉积衬垫氧化层12；
本发明中，衬底10可以为任意适于形成半导体器件的材料，例如为碳化硅（SiC）、氮化铝（AlN）、氮化铟（InN）、氮化镓（GaN）、砷化镓（GaAs）、磷化铟（InP）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料。
示例地，衬底10可以采用P型硅衬底。
示例地，衬底10的厚度大于40μm；例如500-1000μm，具体例如为500μm、600μm、700μm、800μm、900μm、1000μm等。
本发明中，可以采用外延生长法（Epitaxial Growth）在衬底10表面形成所述外外延层11。
示例地，外延层11可以采用P型外延层（p-epi）。
示例地，所述外延层11覆盖所述衬底10。外延层11的厚度例如为6-15μm，具体例如为6μm、8μm、10μm、12μm、15μm等。
本发明中，衬垫氧化层12（pad oxide）例如可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法形成，在此不再赘述。
示例地，衬垫氧化层12的厚度例如为2000A-3000A；具体例如为2000A、2500A、3000A等。
步骤2：请参阅图5所示，在形成衬垫氧化层12后，例如利用旋涂法在衬垫氧化层12上形成光刻胶层13，利用掩膜板（mask），经过曝光和显影工艺在光刻胶层13上形成第一关键尺寸沟槽图形200和第二关键尺寸沟槽图形300；第一关键尺寸沟槽图形200用于定义第一深沟道隔离结构的位置，第二关键尺寸沟槽图形300用于定义第二深沟道隔离结构的位置。
示例地，第一关键尺寸沟槽图形200呈环形或者多边形；具体的例如口字形，槽宽例如为1.5~2.0μm；具体例如为1.5μm、1.8μm、2μm等。
示例地，第二关键尺寸沟槽图形300呈环形或者多边形；具体的例如口字形，槽宽例如为2.5~3.5μm；具体例如为2.5μm、3μm、3.5μm等。
示例地，第二关键尺寸沟槽图形300的槽宽大于第一关键尺寸沟槽图形200的槽宽；第二关键尺寸沟槽图形300设置于第一关键尺寸沟槽图形200外周，包围所述第一关键尺寸沟槽图形200。
步骤3：请参阅图6所示，以光刻胶层13为掩膜，采用刻蚀工艺刻蚀第一关键尺寸沟槽图形200和第二关键尺寸沟槽图形300开口内的衬垫氧化层12、外延层11和衬底10，刻蚀完成后，去除光刻胶层13，形成第一沟槽20和第二沟槽30。
示例地，例如可以采用干法刻蚀形成第一沟槽20和第二沟槽30，刻蚀气体例如可以包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合，或它们和氧气（O2）组合。
示例地，第一沟槽20和第二沟槽30均为首尾相接的封闭沟槽；第二沟槽30设置于第一沟槽20***，包围第一沟槽20。
示例地，第一沟槽20和第二沟槽30均为口字型深沟槽；第一沟槽20和第二沟槽30构成回字形。
示例地，第一沟槽20和第二沟槽30的间隔为2-2.5微米；具体例如为2微米、2.2微米、2.5微米。
示例地，第一沟槽20和第二沟槽30的侧壁角度（Profile）例如为88°~89.5°；具体例如为88°、88.5°、89°、89.5°。
示例地，第二沟槽30的平均深度均例如为35~45μm；具体例如为35μm、40μm、45μm等。具体例如为第二沟槽30的深度为40μm，第一沟槽20的深度为36-38μm。
示例地，第一关键尺寸沟槽图形200的槽宽小于第二关键尺寸沟槽图形300的槽宽，使得刻蚀后第二沟槽30的深度大于第一沟槽20的深度。
步骤4：请参阅图7所示，在器件上生长一层绝缘介质层；以在第一沟槽20的侧壁形成第一绝缘介质层201，在第二沟槽30的侧壁形成第二绝缘介质层301；同步衬垫氧化层12增厚。
示例地，绝缘介质层可以为二氧化硅层；二氧化硅层可以使用四乙氧基硅烷（TEOS）的化学气相沉积法（CVD）形成；二氧化硅层的沉积厚度例如为4000-6000A；具体例如为4000A、5000A、6000A。
示例地，同步衬垫氧化层12增厚至6000-8000A。
示例地，第一沟槽20的槽宽小于第二沟槽30的槽宽，第一沟槽20和第二沟槽30的侧壁角度相等；由于第一沟槽20的槽宽小于第二沟槽30的槽宽，第一沟槽20的底部比第二沟槽30的底部更狭窄，在第一沟槽30底部沉积的绝缘介质更多更厚，使得第一沟槽20底部的绝缘介质堆积厚度大于第二沟槽30底部的绝缘介质堆积厚度。
步骤5：请参阅图8所示，接着采用刻蚀工艺刻蚀第一沟槽20底部和第二沟槽30底部的绝缘介质，控制刻蚀时间，将第二沟槽30底部的绝缘介质刻蚀穿，在第二沟槽30的底部露出衬底10；第一沟槽20底部的绝缘介质堆积厚度大于第二沟槽30底部的绝缘介质堆积厚度，第一沟槽20底部仍剩余大量绝缘介质，并未被刻蚀穿。
示例地，将第二沟槽30底部的绝缘介质刻蚀穿后，可以再往下刻蚀一段距离。
步骤6：请参阅图9所示，通过化学气相沉积在器件表面沉积多晶硅（P-typePoly），将第一沟槽20和第二沟槽30填满，在第一沟槽20内形成第一多晶硅填充层202，在第二沟槽30内形成第二多晶硅填充层302，并在器件顶部形成一层多晶硅层14。
示例地，多晶硅填满第二沟槽30底部并接触所述第二沟槽30底部露出的衬底10。
步骤7：请参阅图10所示，采用化学机械研磨（Chemical Mechanical Polishing，简称CMP），将器件顶部的多晶硅层14磨平，使第一沟槽20和第二沟槽30顶部的绝缘介质层与衬垫氧化层12齐平。这样就可以同时在一个半导体器件上制同时制备出提升耐压的隔离型DTI，以及将衬底上的漏电流leakage和噪声noise引出的导线型DTI。
示例地，关键尺寸（Critical Dimension，简称CD）较窄的第一沟槽20，深度较浅，形成隔绝型DTI；关键尺寸（Critical Dimension，简称CD）较宽的第二沟槽30，平均深度达到40μm，形成将衬底上的漏电流leakage和噪声noise引出的导线型DTI。可以同时满足超高压PIMC器件所需要的耐高压和低干扰的要求。
请参阅图3和图10所示，本发明一实施例，提供一种半导体结构，包括：
衬底10；
外延层11，所述外延层11形成于所述衬底10上；
衬垫氧化层12，所述衬垫氧化层12形成于所述外延层11上；
第一沟槽20，所述第一沟槽20形成于所述衬底10上；所述第一沟槽20贯穿整个外延层11、整个衬垫氧化层12和部分衬底10；
第一绝缘介质层201，所述第一绝缘介质层201形成于所述第一沟槽20的侧壁和底部；
第一多晶硅层202，所述第一多晶硅层202填充于所述第一绝缘介质层201中；
第二沟槽30，所述第二沟槽30形成于所述衬底10上；所述第二沟槽30贯穿整个外延层11、整个衬垫氧化层12和部分衬底10；所述第二沟槽30的深度大于所述第一沟槽20的深度；
第二绝缘介质层301，所述第二绝缘介质层301形成于所述第二沟槽30的侧壁；
第二多晶硅层302，所述第二多晶硅层302填充于所述第二绝缘介质层301中并接触第二沟槽30底部露出的衬底10。
示例地，第二沟槽30的开口宽度大于所述第一沟槽20的开口宽度；所述第二沟槽30设置于所述第一沟槽20***，包围所述第一沟槽20。
示例地，第一沟槽20和第二沟槽30平行于衬底10的截面为环形或者多边形。
示例地，第一沟槽20的截面和第二沟槽30的截面均呈口字形，第二沟槽30设置于第一沟槽20***，包围第一沟槽20；第二沟槽30的开口宽度大于第一沟槽20的开口宽度。
示例地，第一沟槽20的侧壁角度为88°~89.5°；第二沟槽30的侧壁角度为88°~89.5°；第一沟槽20的侧壁角度和第二沟槽30的侧壁角度具体例如为89°，这样在沉积时，使得绝缘介质能够更好的贴合在沟槽侧壁。
示例地，第一沟槽20和第二沟槽30的间隔为2-2.5微米。
示例地，第一沟槽的关键尺寸为1.5um，更靠外第二沟槽的关键尺寸为2.5um。
示例地，第二沟槽30的深度为40μm，第一沟槽20的深度为36-38μm。
本申请意想不到的技术效果是：本发明提供一种半导体结构及其制备方法，在同一半导体结构上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构；第一深沟槽隔离结构和第二深沟槽隔离结构的沟槽深度不同；本发明在形成不同深度的沟槽时，通过控制第一沟槽的关键尺寸小于第二沟槽的关键尺寸，可以在一次工艺制程下，制备出深度不同的第一沟槽和第二沟槽，避免分次刻蚀，简化了工艺，节约了时间和成本。本发明中，由于第一沟槽的开口宽度小于第二沟槽的开口宽度，在沟槽内沉积绝缘介质时，第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度，对沟槽底部进行刻蚀时，通过控制刻蚀时间，使第二沟槽底部沉积的绝缘介质被刻蚀穿露出衬底，而第一沟槽底部沉积的绝缘介质较厚，在同一刻蚀时间下未被刻蚀穿；进一步填充多晶硅后，在在同一半导体结构上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
本申请意想不到的技术效果为：控制第一沟槽的开口宽度小于第二沟槽的开口宽度，这样在同一刻蚀工艺制程下，获得的第二沟槽的深度就大于第一沟槽的深度；本发明中，控制第一沟槽的侧壁角度等于第二沟槽的侧壁角度，这样在同一沉积绝缘介质时，底部较窄的第一沟槽的底部沉积的绝缘介质就会更厚，在后续统一刻蚀工艺中，保证第二沟槽底部沉积的绝缘介质被刻蚀穿露出衬底，而第一沟槽底部沉积的绝缘介质较厚，在同一刻蚀时间下未被刻蚀穿。
本申请意想不到的技术效果为：所述第一沟槽的截面和所述第二沟槽的截面均呈口字形，所述第二沟槽设置于所述第一沟槽***，包围所述第一沟槽构成回字形结构；使得第一深沟槽隔离结构更靠近电源管理集成电路的高压器件；高压器件运行时，第一深沟槽隔离结构先进行隔离，减少第一深沟槽隔离结构和第二深沟槽隔离结构之间的载流子堆积，更靠外的第二深沟槽隔离结构能够更好的将衬底上的漏电流leakage和噪声noise引出；二者有机配合，起到更好的隔离作用。
本申请意想不到的技术效果为：第一沟槽和第二沟槽的间隔为2-2.5微米；可以快速排出中心高压器件的泄露电流。
本申请意想不到的技术效果为：第一深沟槽隔离结构中心也沉积有多晶硅，多晶硅可以起到良好的应力消散作用。
本申请意想不到的技术效果为：将此两种DTI结构设置为回字型结构穿插包裹HVdevice，内圈为隔绝型增加载流子通过漂移区的难度从而提升击穿电压。外圈为导电型既可以阻止上部被横向加速的载流子的逃逸也可以将被纵向加速积累到衬底的漏电导出；从而达到在不更改HV device有效结构的前提下提升击穿电压以及可靠性。
本申请意想不到的技术效果为：利用第一沟槽和第二沟槽的开口宽度不同，可以利用一次沉积工艺，便可以在第一沟槽的侧壁形成第一绝缘介质层，在第二沟槽的侧壁形成第二绝缘介质层，同时使得第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度；这样进行后续底部刻蚀的时候，在相同的刻蚀时间下，可以将第二沟槽底部的绝缘介质刻蚀穿，露出衬底，而第一沟槽底部的绝缘介质未被刻蚀穿；从而能够在同一芯片上形成不同的DTI结构，使得两者协同作用，起到更好的隔离作用。
本申请意想不到的技术效果为：CD 1.5um DTI trench深度较浅为隔绝型DTI，CD2.5um DTI trench深度达到40um为深层leakage导出的导线型，形成回字型穿插结构可以在不改变高压器件有效结构的前提下，同时满足超高压PIMC器件所需要的耐高压和低干扰的要求。
由技术常识可知，本发明可以通过其它的不脱离其精神实质或必要特征的实施方案来实现。因此，上述公开的实施方案，就各方面而言，都只是举例说明，并不是仅有的。所有在本发明范围内或在等同于本发明的范围内的改变均被本发明包含。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成外延层和衬垫氧化层；
在衬底上形成第一沟槽和第二沟槽；所述第一沟槽和第二沟槽依次贯穿外延层、衬垫氧化层并延伸到衬底中；所述第二沟槽的深度大于所述第一沟槽的深度；所述第一沟槽和第二沟槽均为首尾相接的封闭沟槽；所述第二沟槽设置于第一沟槽***，包围所述第一沟槽；
在所述第一沟槽和所述第二沟槽内沉积绝缘介质，在第一沟槽的侧壁形成第一绝缘介质层，在第二沟槽的侧壁形成第二绝缘介质层；第一沟槽底部沉积的绝缘介质厚度大于第二沟槽底部沉积的绝缘介质厚度；
同步刻蚀第一沟槽和第二沟槽底部的绝缘介质，至第二沟槽底部的绝缘介质刻蚀穿，露出衬底；第一沟槽底部的绝缘介质未被刻蚀穿；
在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
2.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在衬底上形成第一沟槽和第二沟槽的步骤，具体包括：
在衬垫氧化层上形成光刻胶层；
利用掩膜板，经过曝光和显影工艺在光刻胶层上形成第一沟槽图形和第二沟槽图形；所述第一沟槽图形的关键尺寸小于所述第二沟槽图形的关键尺寸；
以光刻胶层为掩膜，刻蚀第一沟槽图形和第二沟槽图形开口内的衬垫氧化层、外延层和衬底，刻蚀完成后，去除光刻胶层，形成第一沟槽和第二沟槽。
3.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在第一沟槽和第二沟槽内沉积多晶硅，形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构的步骤，具体包括：
沉积多晶硅将第一沟槽和第二沟槽填满；
平坦化器件顶部，直至露出衬垫氧化层；在衬底上形成结构不同的第一深沟槽隔离结构和第二深沟槽隔离结构。
4.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽和第二沟槽平行于衬底的截面为环形或者多边形。
5.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽的截面和所述第二沟槽的截面均呈口字形，所述第二沟槽设置于所述第一沟槽***，包围所述第一沟槽；所述第二沟槽的开口宽度大于所述第一沟槽的开口宽度。
6.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一沟槽的侧壁角度为88°~89.5°；所述第二沟槽的侧壁角度为88°~89.5°。
7.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述在所述第一沟槽和所述第二沟槽内沉积绝缘介质的步骤中，所沉积的绝缘介质为SiO2。
8.根据权利要求1所述的一种半导体结构的制备方法，其特征在于，所述第一深沟槽隔离结构为隔离型深沟槽隔离结构；所述第二深沟槽隔离结构为导线型深沟槽隔离结构。
9.一种半导体结构，其特征在于，包括：
衬底；
外延层，所述外延层形成于所述衬底上；
衬垫氧化层，所述衬垫氧化层形成于所述外延层上；
第一沟槽，所述第一沟槽形成于所述衬底上；所述第一沟槽贯穿整个外延层、整个衬垫氧化层和部分衬底；
第一绝缘介质层，所述第一绝缘介质层形成于所述第一沟槽的侧壁和底部；
第一多晶硅层，所述第一多晶硅层填充于所述第一绝缘介质层中；
第二沟槽，所述第二沟槽形成于所述衬底上；所述第二沟槽贯穿整个外延层、整个衬垫氧化层和部分衬底；所述第二沟槽的深度大于所述第一沟槽的深度；所述第一沟槽和第二沟槽均为首尾相接的封闭沟槽；所述第二沟槽设置于第一沟槽***，包围所述第一沟槽；
第二绝缘介质层，所述第二绝缘介质层形成于所述第二沟槽的侧壁；
第二多晶硅层，所述第二多晶硅层填充于所述第二绝缘介质层中并接触第二沟槽底部露出的衬底。
10.根据权利要求9所述的一种半导体结构，其特征在于，第二沟槽的开口宽度大于所述第一沟槽的开口宽度。
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