CN117970219A - 一种ate测试机台板间同步校准*** - Google Patents
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Abstract
本发明公开了一种ATE测试机台板间同步校准***，属于芯片测试技术领域，具体包括控制板卡、若干个子板卡和通讯母板；所述控制板卡用于收集各个子板卡的信息，并统一发送指令至各个子板卡；所述通讯母板用于连接控制板卡和子板卡，进行控制板卡和子板卡之间的通讯传输；每个所述子板卡中包括3组输入信号，2组输出信号，其中输入信号由控制板卡统一下发；本发明利用了FPGA的IOdelay技术，调整子板卡主时钟的相位，进行64*80ps的一个相位delay，将各个子板卡的主时钟的上升沿移动到满足Ucode信号的采样hold up时间的位置上，从而实现控制板卡和子板卡之间的通讯信号同步，提高了***的稳定性。
Description
技术领域
本发明涉及芯片测试技术领域，具体涉及一种ATE测试机台板间同步校准***。
背景技术
ATE测试机台，全称为Automatic Test Equipment，是用于半导体芯片的功能性测试ATE测试机台，全称为Automatic Test Equipment，是用于半导体芯片的功能性测试的设备。它是由大量的测试机能集合在一起，由电脑控制来进行测试。
因为ATE机台由单个板卡组成，每个板卡都有一定数目的测试通道，由于客户的芯片测试通道数目可能大于单个板卡的测试通道数目，或者芯片的测试通道分别用了不同板卡的site位置，就会存在这样的情况：一个芯片由两个以上的板卡的测试通道进行测试，因此ATE测试机台必须保证整个***的所有子板卡测试通道保持同步，否则会影响芯片测试的时序，而由于SMT差异和板间距离不同，不同板卡的PIPE时间不是一致的，因此需要对ATE测试机台的板卡进行同步校准。
ATE测试机台板间同步校准方案，一般都是根据机台的设计来进行同步校准。根据ATE机台工作精度的不同，具体校准方案也会不同，而且都属于各个公司比较核心的生产资料，很难参考；基于此，本发明提供了一种ATE测试机台板间同步校准***
发明内容
本发明的目的在于提供一种ATE测试机台板间同步校准***，解决以下技术问题：
一个芯片由两个以上的板卡的测试通道进行测试，因此ATE测试机台必须保证整个***的所有子板卡测试通道保持同步，否则会影响芯片测试的时序，而由于SMT差异和板间距离不同，不同板卡的PIPE时间不是一致的，因此需要对ATE测试机台的板卡进行同步校准，根据ATE机台工作精度的不同，具体校准方案也会不同，而且都属于各个公司比较核心的生产资料，很难参考。
本发明的目的可以通过以下技术方案实现：
一种ATE测试机台板间同步校准***，包括控制板卡、若干个子板卡和通讯母板；
所述控制板卡用于收集各个子板卡的信息，并统一发送指令至各个子板卡；
所述通讯母板用于连接控制板卡和子板卡，进行控制板卡和子板卡之间的通讯传输；
每个所述子板卡中包括3组输入信号，2组输出信号，其中输入信号由控制板卡统一下发；
所述输入信号分为时钟信号，输入Ucode信号和输入Misscompare信号；所述时钟信号用来驱动每个子板卡的FPGA工作；所述输入Ucode信号用于发送全局命令和进行板间校准使用，所述输入Misscompare信号用来发送全局匹配失败命令和进行板间校准使用；
所述输出信号分为输出Ucode信号和输出Misscompare信号；所述输出Ucode信号用于进行板间校准使用；所述输出Misscompare信号用于发送子板卡匹配失败命令和进行板间校准使用。
作为本发明进一步的方案：所述控制板卡中包括有控制板卡时钟，所述子板卡中包括有子板卡主时钟。
作为本发明进一步的方案：当对任一子板卡进行校准时，控制板卡下发一个输入Ucode信号至子板卡，该输入Ucode信号为一个上升沿保持时间是10ns的一个脉冲信号，子板卡的FPGA通过控制板卡下发的100MHZ时钟信号采集该输入Ucode信号。
作为本发明进一步的方案：所述FPGA内部的子板卡主时钟采样包括hold up时间和set up时间。
作为本发明进一步的方案：基于FPGA的IOdelay技术，对任一子板卡主时钟进行0ps-64*80ps的相位delay，将所有子板卡主时钟的上升沿移动至满足输入Ucode信号的采样hold up时间的位置，使子板卡主时钟与控制板卡时钟之间的通讯信号完成同步。
作为本发明进一步的方案：所述输入Misscompare信号和输入Ucode信号走线延迟相同，当输入Ucode信号校准完成后，输入Misscompare信号同样完成同步。
本发明的有益效果：
本发明利用了xilinx FPGA的IOdelay技术，调整子板卡主时钟的相位，进行64*80ps的一个相位delay，将各个子板卡的主时钟的上升沿移动到满足Ucode信号的采样holdup时间的位置上，从而实现控制板卡和子板卡之间的通讯信号同步，提高了***的稳定性；且输入Misscompare信号和输入Ucode信号走线延迟相同的设计，实现了输入Ucode信号校准完成后，输入Misscompare信号的同步，简化了操作流程，提高了工作效率。
附图说明
下面结合附图对本发明作进一步的说明。
图1是本发明的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1所示，本发明为一种ATE测试机台板间同步校准***，包括控制板卡、若干个子板卡和通讯母板；
所述控制板卡用于收集各个子板卡的信息，并统一发送指令至各个子板卡；
所述通讯母板用于连接控制板卡和子板卡，进行控制板卡和子板卡之间的通讯传输；
每个所述子板卡中包括3组输入信号，2组输出信号，其中输入信号由控制板卡统一下发；
所述输入信号分为时钟信号，输入Ucode信号和输入Misscompare信号；所述时钟信号用来驱动每个子板卡的FPGA工作；所述输入Ucode信号用于发送全局命令和进行板间校准使用，所述输入Misscompare信号用来发送全局匹配失败命令和进行板间校准使用；
所述输出信号分为输出Ucode信号和输出Misscompare信号；所述输出Ucode信号用于进行板间校准使用；所述输出Misscompare信号用于发送子板卡匹配失败命令和进行板间校准使用。
本发明最多可以校准64*80ps范围内的物理延时，由于最小分辨率为80ps，理论可支持1GMHZ以下时钟驱动的板间同步校准。
在现代半导体制造过程中，ATE（自动测试设备）机台扮演着至关重要的角色。它用于对芯片的性能和功能进行测试，以确保其符合设计要求。然而，由于ATE机台的独特构造和芯片测试需求的变化，有时会出现一些复杂的情况。本文将详细阐述这种情况，并探讨如何解决这些问题。
首先，让我们深入了解ATE机台的构造。ATE机台主要由单个板卡组成，每个板卡都配备有一定数量的测试通道。这些测试通道用于与芯片进行通信，以获取其性能数据。然而，客户的芯片测试通道数目可能大于单个板卡的测试通道数目，或者芯片的测试通道分别用了不同板卡的site位置。这就意味着，一个芯片可能需要由两个或更多板卡的测试通道进行测试。
在这种情况下，ATE测试机台必须确保整个***的所有子板卡测试通道保持同步。这是因为芯片测试的时序受到严格的要求，任何微小的差异都可能导致测试结果的不准确。而要实现同步，ATE测试机台需要面对另一个挑战，那就是不同板卡的PIPE时间不是一致的。
PIPE时间是指板卡间数据传输的时间延迟，它受到SMT（指的是半导体行业的芯片贴片工艺，通常***层级上的细微误差都出现在SMT步骤中）差异和板间距离的影响。因此，在实际操作中，我们需要对ATE测试机台的板卡进行同步校准，以消除这些时间差异。
同步校准的过程主要包括以下几个步骤：
1.精确测量不同板卡间的PIPE时间，以了解实际存在的差异。
2.根据测量结果，计算出每个板卡需要进行的校准参数。
3.对板卡进行校准，使其测试通道的PIPE时间达到一致。
4.在校准完成后，对整个ATE测试***进行验证，以确保同步性能满足芯片测试的要求。
通过以上步骤，我们可以确保ATE测试机台在芯片测试过程中始终保持同步，从而保证测试结果的准确性和可靠性。
总之，ATE测试机台在半导体制造过程中起着至关重要的作用。然而，在实际应用中，我们可能会遇到一个芯片由两个以上板卡的测试通道进行测试的情况。为了解决这一问题，我们需要对ATE测试机台的板卡进行同步校准，以确保整个***的测试通道保持同步。通过精确测量、计算校准参数、板卡校准和***验证等步骤，我们可以消除板卡间的时间差异，从而确保芯片测试的准确性和可靠性。
本发明基于Xilinx FPGA的IOdelay技术，通过调整子板卡主时钟的相位，实现64*80ps的相位延迟，这一创新性的技术手段，将各个子板卡的主时钟上升沿移动到满足Ucode信号采样hold up时间的位置，从而达到控制板卡与子板卡之间通讯信号的同步，提升整个***的稳定性。
此外，本发明还设计了一种输入Misscompare信号和输入Ucode信号走线延迟相同的方法，使得在输入Ucode信号校准完成后，输入Misscompare信号能够实现同步。这一设计大大简化了操作流程，提高了工作效率。
在具体的实施过程中，首先需要对FPGA进行编程，实现IOdelay技术的调整。然后，通过相应的算法计算出满足Ucode信号采样hold up时间的相位延迟值，并将其应用于子板卡的主时钟。最后，通过设计相同的走线延迟，实现Misscompare信号与Ucode信号的同步。
在本发明的另一种优选的实施例中，所述控制板卡中包括有控制板卡时钟，所述子板卡中包括有子板卡主时钟。
在本发明的另一种优选的实施例中，当对任一子板卡进行校准时，控制板卡下发一个输入Ucode信号至子板卡，该输入Ucode信号为一个上升沿保持时间是10ns的一个脉冲信号，子板卡的FPGA通过控制板卡下发的100MHZ时钟信号采集该输入Ucode信号。
在本发明的另一种优选的实施例中，所述FPGA内部的子板卡主时钟采样包括holdup时间和set up时间。
由于FPGA内部时钟采样需要hold up时间和set up时间，因此如果Ucode信号与控制板卡的时钟相位不匹配，FPGA是无法采到Ucode信号的，因此需要控制板卡和子板卡进行板间校准；Hold up/set up时间：指的是数字信号时钟采样过程中需要的建立时间和保持时间。
在本发明的另一种优选的实施例中，基于FPGA的IOdelay技术，对任一子板卡主时钟进行0ps-64*80ps的相位delay，将所有子板卡主时钟的上升沿移动至满足输入Ucode信号的采样hold up时间的位置，使子板卡主时钟与控制板卡时钟之间的通讯信号完成同步。
xilinx FPGA的IOdelay技术是一种在FPGA设计中用于调整输入/输出时序延迟的重要方法。它主要由IDELAY和IDELAYCTRL这两个原语构成，这两者经常一起使用以实现最优的时序性能。
具体来说，IDELAY资源主要负责对输入时钟数据进行时延，以满足代码的时序需求。当进行FPGA代码的时序约束时，idelay会自动添加，否则就需要设计者手动添加idleay以满足时序要求。每个I/O模块都包含了一个可编程的延迟原语，即IDELAYE2。它可以连接到ILOGICE2/ISERDESE2或者ILOGICE3/ISERDESE2模块，既可以应用于组合逻辑也可以应用于时序逻辑或者同时用于两者。
而IDELAYCTRL原语则使用用户提供的REFCLK来校准IDELAY和ODELAY。其主要的功能就是对输出的信号延时，将多bit信号的各位进行对齐。因此，通过合理运用IDELAY和IDELAYCTRL，可以有效地调整项目中的时钟与数据的时序关系，满足各类复杂的时序要求。
在本发明的另一种优选的实施例中，所述输入Misscompare信号和输入Ucode信号走线延迟相同，当输入Ucode信号校准完成后，输入Misscompare信号同样完成同步。
Misscompare信号是指在数字通信中，接收到的数据与发送出的数据存在差异的情况。具体来说，这通常发生在数据链路层，当接收方检测到接收到的数据和其期望接收的数据不一致时，就会生成一个misscompare信号。
以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。
Claims (6)
1.一种ATE测试机台板间同步校准***，其特征在于，包括控制板卡、若干个子板卡和通讯母板；
所述控制板卡用于收集各个子板卡的信息，并统一发送指令至各个子板卡；
所述通讯母板用于连接控制板卡和子板卡，进行控制板卡和子板卡之间的通讯传输；
每个所述子板卡中包括3组输入信号，2组输出信号，其中输入信号由控制板卡统一下发；
所述输入信号分为时钟信号，输入Ucode信号和输入Misscompare信号；所述时钟信号用来驱动每个子板卡的FPGA工作；所述输入Ucode信号用于发送全局命令和进行板间校准使用，所述输入Misscompare信号用来发送全局匹配失败命令和进行板间校准使用；
所述输出信号分为输出Ucode信号和输出Misscompare信号；所述输出Ucode信号用于进行板间校准使用；所述输出Misscompare信号用于发送子板卡匹配失败命令和进行板间校准使用。
2.根据权利要求1所述的一种ATE测试机台板间同步校准***，其特征在于，所述控制板卡中包括有控制板卡时钟，所述子板卡中包括有子板卡主时钟。
3.根据权利要求2所述的一种ATE测试机台板间同步校准***，其特征在于，当对任一子板卡进行校准时，控制板卡下发一个输入Ucode信号至子板卡，该输入Ucode信号为一个上升沿保持时间是10ns的一个脉冲信号，子板卡的FPGA通过控制板卡下发的100MHZ时钟信号采集该输入Ucode信号。
4.根据权利要求3所述的一种ATE测试机台板间同步校准***，其特征在于，所述FPGA内部的子板卡主时钟采样包括hold up时间和set up时间。
5.根据权利要求4所述的一种ATE测试机台板间同步校准***，其特征在于，基于FPGA的IOdelay技术，对任一子板卡主时钟进行0ps-64*80ps的相位delay，将所有子板卡主时钟的上升沿移动至满足输入Ucode信号的采样hold up时间的位置，使子板卡主时钟与控制板卡时钟之间的通讯信号完成同步。
6.根据权利要求5所述的一种ATE测试机台板间同步校准***，其特征在于，所述输入Misscompare信号和输入Ucode信号走线延迟相同，当输入Ucode信号校准完成后，输入Misscompare信号同样完成同步。
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |