CN117766401A - 半导体器件结构及其制备方法 - Google Patents

Abstract

本申请涉及一种半导体器件结构及其制备方法。该半导体器件结构的制备方法包括：提供衬底；于衬底的表面形成外延层；于外延层内形成埋氧层；于外延层内形成沟槽，沟槽暴露出埋氧层；于沟槽的侧壁形成栅氧化层，栅氧化层与埋氧层相接触。本申请通过在外延层内形成埋氧层，再于沟槽的侧壁形成栅氧化层，由于埋氧层的存在，解决了因半导体器件结构沟槽底部角落处电场聚集，导致在半导体器件结构导通期间栅氧化层承受了巨大的电场被击穿的问题，进而提高了半导体器件结构的可靠性。

Description

半导体器件结构及其制备方法

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件结构及其制备方法。

背景技术

沟槽型结构的半导体器件结构（譬如，碳化硅金属-氧化物半导体场效应晶体管等等）受限于沟槽结构的工艺水平以及器件可靠性等问题的影响，例如，在沟槽型半导体器件结构的沟槽底部电场聚集，在半导体器件结构导通期间，栅氧化层因承受了巨大的电场而被击穿，从而导致半导体器件结构失效，这严重影响了沟槽型结构的半导体器件结构的可靠性，同时也提高了器件工艺开发的难度。

发明内容

本申请的目的是提供一种半导体器件结构及其制备方法，解决了因为沟槽型半导体器件结构的沟槽底部电场聚集，在半导体器件结构导通期间栅氧化层承受了巨大的电场被击穿的问题，具有提高半导体器件结构的可靠性以及降低了器件工艺开发的难度的优点。

为实现本申请的目的，本申请提供了如下的技术方案：

第一方面，本申请提供了一种半导体器件结构的制备方法，包括：

提供衬底；

于所述衬底的表面形成外延层；

于所述外延层内形成埋氧层；

于所述外延层内形成沟槽，所述沟槽暴露出所述埋氧层；

于所述沟槽的侧壁形成栅氧化层，所述栅氧化层与所述埋氧层相接触。

本申请的半导体器件结构的制备方法，通过在外延层内形成埋氧层，再于沟槽的侧壁形成栅氧化层，由于埋氧层的存在，解决了因半导体器件结构沟槽底部角落处电场聚集，导致在半导体器件结构导通期间栅氧化层承受了巨大的电场被击穿的问题，进而提高了半导体器件结构的可靠性，同时也降低了器件工艺开发的难度。

在其中一个实施例中，所述于所述外延层内形成埋氧层，包括：

于所述外延层远离所述衬底的表面形成硬掩模层；

基于所述硬掩模层向所述外延层内注入氧离子，并进行退火处理，以得到所述埋氧层。

在其中一个实施例中，所述于所述外延层内形成沟槽，包括：

基于所述硬掩模层刻蚀所述外延层以形成所述沟槽。

在其中一个实施例中，所述沟槽的数量为多个；所述埋氧层包括多个间隔排布的埋氧层图案结构；所述沟槽与所述埋氧层图案结构一一对应设置，并暴露出所述埋氧层图案结构。

在其中一个实施例中，所述退火处理的温度为200℃~1800℃。

在其中一个实施例中，所述外延层包括碳化硅外延层，所述埋氧层包括二氧化硅层。

在其中一个实施例中，所述于所述沟槽的侧壁形成栅氧化层之后，还包括：

于所述沟槽内形成栅极导电层。

在其中一个实施例中，所述于所述沟槽内形成栅极导电层，包括：

于所述沟槽内及所述外延层远离所述衬底的表面形成栅极材料层；

去除位于所述外延层远离所述衬底的表面的栅极材料层，并回刻所述栅极材料层，以形成所述栅极导电层。

第二方面，本申请还提供一种半导体器件结构，所述半导体器件结构包括：

衬底；

外延层，位于所述衬底的表面；

沟槽，位于所述外延层内；

栅氧化层，位于所述沟槽的侧壁；

埋氧层，位于所述沟槽的底部，并与所述栅氧化层相接触。

本申请的半导体器件结构，通过在外延层内形成埋氧层，再于沟槽的侧壁形成栅氧化层，由于埋氧层的存在，解决了因半导体器件结构沟槽底部角落处电场聚集，导致在半导体器件结构导通期间栅氧化层承受了巨大的电场被击穿的问题，进而提高了半导体器件结构的可靠性，同时也降低了器件工艺开发的难度。

在其中一个实施例中，栅极导电层，位于所述沟槽内；所述栅氧化层位于所述栅极导电层与所述外延层之间。

附图说明

为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一实施例中提供的一种半导体器件结构的制备方法的流程图；

图2是一实施例中提供的一种半导体器件结构的制备方法中的步骤S13的流程图；

图3是一实施例中提供的一种半导体器件结构的制备方法中的步骤S16的流程图；

图4是一实施例中提供的一种半导体器件结构的制备方法中的步骤S11所得结构的截面结构示意图；

图5是一实施例中提供的一种半导体器件结构的制备方法中的步骤S12所得结构的截面结构示意图；

图6是一实施例中提供的一种半导体器件结构的制备方法中的步骤S131所得结构的截面结构示意图；

图7是一实施例中提供的一种半导体器件结构的制备方法中的步骤S132所得结构的截面结构示意图；

图8是一实施例中提供的一种半导体器件结构的制备方法中的步骤S14所得结构的截面结构示意图；

图9是一实施例中提供的一种半导体器件结构的制备方法中的步骤S15所得结构的截面结构示意图；

图10是一实施例中提供的一种半导体器件结构的制备方法中的步骤S161所得结构的截面结构示意图；

图11是一实施例中提供的一种半导体器件结构的制备方法中的步骤S162所得结构的截面结构示意图。

附图标记说明

10、衬底；20、外延层；30、硬掩模层；40、开口；50、埋氧层；60、沟槽；70、栅氧化层；80、栅极导电层；801、栅极材料层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。

随着电力能源被广泛应用，对能够与高速发展的电力能源相适应的高压、高频功率器件的需求日益增加，宽禁带器件因具有低的导通电阻和高的工作温度，可以在超高频的环境中工作而被广泛关注。其中碳化硅（SiC，Silicon Carbide）材料作为第三代宽禁带半导体材料的代表，具有宽的禁带宽度、高熔点、高传热系数等优点，使其十分适合被应用在功率器件当中。碳化硅功率器件主要包括金属-氧化物半导体场效应晶体管（MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor）和结势垒肖特基二极管（JBS，Junction Barrier Schottky），其中MOSFET具有两种典型的结构，一种是平面结构，另一种是沟槽型结构。在平面型结构当中，N区夹在两个P区之间，当器件导通的时候，电流流过沟道就会产生JFET效应，从而增加导通电阻，同时平面结构的寄生电容也较大。在沟槽型结构当中，将栅极埋入基体中形成垂直沟道，这样可以减少JFET效应区域且减少元胞面积，寄生电容更小，同时沟槽型结构可以选择迁移率更高的<11-20>晶面从而达到最佳沟道迁移率，减少器件导通电阻。

然而，沟槽型结构的碳化硅金属-氧化物半导体场效应晶体管受限于沟槽结构的工艺水平以及器件可靠性等问题的影响，同时，沟槽型结构碳化硅金属-氧化物半导体场效应晶体管的工艺也受限于刻蚀机台的能力以及工艺人员的经验，导致开发沟槽型结构的成本急剧增加，其中严重限制沟槽结构工艺发展的根本原因是传统的刻蚀机台的End PiontDetect无法应用在SiC沟槽结构上。传统的EPD是检测到结构底部的Stop Lay 产生的副产物就会发出停止信号通知机台停止刻蚀动作。然而，SiC沟槽结构在刻蚀时并没有StopLay，这严重增加了SiC沟槽结构工艺开发的难度。另外，在沟槽型结构的碳化硅金属-氧化物半导体场效应晶体管的沟槽底部电场聚集，在半导体器件结构导通期间栅氧化层因承受了巨大的电场而被击穿，从而导致器件失效，这严重影响了沟槽型结构的碳化硅金属-氧化物半导体场效应晶体管的可靠性。

请参阅图1，本申请实施例提供了一种半导体器件结构的制备方法，该半导体器件结构的制备方法包括：

S11：提供衬底；

S12：于衬底的表面形成外延层；

S13：于所述外延层内形成埋氧层；

S14：于外延层内形成沟槽，沟槽暴露出埋氧层；

S15：于沟槽的侧壁形成栅氧化层，栅氧化层与埋氧层相接触。

本申请实施例中，通过在外延层内形成埋氧层，再于沟槽的侧壁形成栅氧化层，由于埋氧层的存在，解决了因半导体器件结构沟槽底部角落处电场聚集，导致在半导体器件结构导通期间栅氧化层承受了巨大的电场被击穿的问题，进而提高了半导体器件结构的可靠性，同时也降低了器件工艺开发的难度。此外，埋氧层可以作为形成沟槽时的刻蚀停止层，埋氧层的厚度和深度可以根据实际需要进行调整，可以通过对埋氧层厚度和深度的额调整，进一步提升沟槽底部的抗压能力。

示例的，外延层可以包括但不仅限于碳化硅外延层；埋氧层可以包括但不仅限于二氧化硅层。

在一些实施例中，请参阅图2，在步骤S13中，于衬底的表面形成外延层可以包括如下步骤：S131~S132。

S131：于外延层远离衬底的表面形成硬掩模层；

S132：基于硬掩模层向外延层内注入氧离子，并进行退火处理，以得到埋氧层。

在一些实施例中，在步骤S14中，于外延层内形成沟槽可以包括：基于硬掩模层刻蚀外延层以形成沟槽。

示例的，沟槽的数量可以为多个；埋氧层可以包括多个间隔排布的埋氧层图案结构；沟槽与埋氧层图案结构一一对应设置，并暴露出埋氧层图案结构。

在一些实施例中，请参阅图3，于沟槽的侧壁形成栅氧化层之后可以包括步骤S16。

S16：于沟槽内形成栅极导电层。

在一些实施例中，于沟槽内形成栅极导电层可以包括如下步骤：S161~S162。

S161：于沟槽内及外延层远离衬底的表面形成栅极材料层；

S162：去除位于外延层远离衬底的表面的栅极材料层，并回刻栅极材料层，以形成栅极导电层。

应该理解的是，虽然图1~图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1~图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

为了更清楚地说明上述一些实施例中的半导体器件结构的制备方法，以下一些实施例请结合图4~图9予以理解。

在步骤S11中，如图4中所示，提供衬底10。

作为示例，衬底10可以包括但不仅限于硅衬底、氮化镓（GaN）衬底、碳化硅（SiC）衬底、蓝宝石衬底、绝缘体上硅（SOI，Silicon On Insulator）衬底、金刚石上硅（SOD，siliconon diamond）衬底及淀积在锗硅晶圆上的应变层硅衬底中的至少一种；在本实施例中，衬底10为碳化硅衬底。

在另一个示例中，在步骤S11之后，该半导体器件结构的制备方法还可以包括对衬底10进行清洁的步骤。如此，通过对衬底10进行清洁，可以去除衬底10表面存在的杂质，避免杂质对后续工艺造成影响，进而确保器件的性能。具体的，可以使用清洗液对衬底10进行清洗以实现对衬底10的清洗，也可以使用氮气等气体对衬底10进行吹扫以实现对衬底10的清洗。需要说明的是，当使用清洗液对衬底10进行清洗时，清洗后还包括对衬底10进行干燥的步骤，具体的，可以但不仅限于使用氮气等气体对衬底10进行吹扫，以对衬底10进行干燥。

在又一个示例中，在步骤S11之后，该半导体器件结构的制备方法还可以包括对衬底10制作对准标记。如此，在衬底10制作的对准标记，可以作为后续的制备工艺或量测的对准参考标记，为后续制备工艺或量测的准确性提供保障。

在步骤S12中，如图5中所示，于衬底10的表面形成外延层20。

作为示例，可以采用但不仅限于可以采用但不仅限于分子束外延工艺（MBE，Molecular beam epitaxy）、物理气相沉积工艺（PVD，Physical Vapor Deposition）、化学气相沉积（CVD, Chemical Vapor Deposition）或者原子层沉积工艺（ALD ，Atomic LayerDeposition）于衬底10内形成外延层20；外延层20可以包括但不仅限于碳化硅外延层；外延层20的厚度可以大于5μm，譬如，外延层20的厚度可以为5μm、6μm、7μm、8μm、9μm、10μm、11μm、12μm或者13μm等等。

在步骤S13中，如图6至图7中所示，于外延层20内形成埋氧层30。

在步骤S131中，如图6中所示，于外延层20远离衬底10的表面形成硬掩模层30；

作为示例，可以采用但不仅限于物理气相沉积工艺（PVD，Physical VaporDeposition）、化学气相沉积（CVD, Chemical Vapor Deposition）或者原子层沉积工艺（ALD ，Atomic Layer Deposition）于外延层20的上表面形成硬掩模层30；硬掩模层30具有开口40，开口40的形状定出埋氧层50的位置和及形状；开口40的形状可以包括但不仅限于圆形、椭圆形或者其它边数大于2的多边形。

作为示例，硬掩模层30可以是多层结构，具体的，在本实施例中，硬掩模层30是等离子体增强正硅酸乙酯层和多晶硅层；当然，在其他实施例中，每层硬掩模层30均可以是金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层、硅基氮化物掩膜层、金属氧化物掩膜层或金属氮化物掩膜层；硬掩模层30的厚度可以包括但不仅限于10000Å~40000Å，譬如，硬掩模层30的厚度可以是10000Å、20000Å、30000Å或者40000Å；当然，在其他实施例中，每层硬掩模层30的厚度可以根据实际需要设定。

在另一个示例中，硬掩模层30可以是单层结构，此时，硬掩模层30可以是等离子体增强正硅酸乙酯层或者多晶硅层；当然，在其他实施例中，硬掩模层30可以是金属掩膜层、金属合金掩膜层、硅基氧化物掩膜层（譬如，二氧化硅层）、硅基氮化物掩膜层（氮化硅层或氮氧化硅层）、金属氧化物掩膜层或金属氮化物掩膜层；硬掩模层30的厚度可以包括但不仅限于10000Å~40000Å，譬如，硬掩模层30的厚度可以是10000Å、20000Å、30000Å或者40000Å。

在步骤S132中，如图7中所示，基于硬掩模层30向外延层20内注入氧离子，并进行退火处理，以得到埋氧层50。

作为示例，可以采用但不仅限于离子注入的方式于外延层20内形成埋氧层50；埋氧层50可以包括但不仅限于二氧化硅层；通过采用离子注入的方式可根据实际情况对埋氧层50的厚度和深度进行调节，同时离子注入的方式也可以更好地保证注入氧离子的均匀性。

作为示例，退火处理的温度可以包括但不仅限于200℃~1800℃，譬如，退火处理的温度可以是200℃、300℃、400℃、500℃、600℃、700℃、800℃、1000℃、1500℃或1800℃等等；通过退火处理，可以使结晶体内部重新排列，去除大部分缺陷和杂质，恢复晶格完整，形成埋氧层50，从而提高半导体器件的性能和可靠性。

在步骤S14中，如图8中所示，于外延层20内形成沟槽60，沟槽60暴露出埋氧层50。

作为示例，可以基于硬掩模层30刻蚀外延层20以形成沟槽60；沟槽60暴露出埋氧层50，以埋氧层50作为沟槽60的刻蚀停止层，这降低了沟槽结构的工艺开发的难度；沟槽60的数量可以为多个；埋氧层50可以包括多个间隔排布的埋氧层图案结构（未示出）；沟槽60与埋氧层图案结构一一对应设置，并暴露出埋氧层图案结构。

作为示例，在步骤S14中基于硬掩模层30刻蚀外延层20以形成沟槽60之后，半导体器件结构的制备方法还可以包括：去除硬掩模层30；具体的，可以采用但不仅限于灰化工艺、研磨工艺或刻蚀工艺去除硬掩模层30；灰化工艺能处理较大样品量、操作简单并且十分安全。

在步骤S15中，如图9中所示，于沟槽60的侧壁形成栅氧化层70，栅氧化层70与埋氧层50相接触。

作为示例，可以采用但不仅限于采用热氧化工艺形成栅氧化层70，通过热氧化工艺形成栅氧化层70，栅氧化层70的厚度易于控制，具有形成的栅氧化层70的均匀性和重复性好等优点；栅氧化层70与埋氧层50相接触，由于埋氧层50的存在，解决了因半导体器件结构沟槽60底部角落处电场聚集，导致在半导体器件结构导通期间栅氧化层70承受了巨大的电场被击穿的问题，进而提高了半导体器件结构的可靠性。

在步骤S16中，如图10至图11中所示，于沟槽60内形成栅极导电层80。

在步骤S161中，如图10中所示，于沟槽60内及外延层20远离衬底10的表面形成栅极材料层801。

作为示例，栅极材料层801可以包括但不仅限于多晶硅层。具体的，可以采用但不仅限于化学气相沉积工艺形成栅极材料层801。当然，在其他示例中，栅极材料层801也可以包括金属导电层。

在步骤S162中，如图11中所示，去除位于外延层20远离衬底10的表面的栅极材料层801，并回刻栅极材料层801，以形成栅极导电层80。

作为示例，可以采用但不仅限于化学机械研磨（Chemical MechanicalPlanarization, CMP）工艺、干法刻蚀工艺或化学机械研磨及干法刻蚀相结合的工艺去除位于外延层20远离衬底10的表面的栅极材料层801；化学机械研磨工艺可以在保证材料去除效率的同时，获得完美的表面，得到的平整度高，并且可以实现纳米级到原子级的表面粗糙度。

作为示例，可以采用但不仅限于光刻及干法刻蚀工艺回刻栅极材料层801，以形成栅极导电层80。

本申请实施例还提供一种半导体器件结构，请继续参阅图11，该半导体器件结构可以包括：衬底10；外延层20，位于衬底10的表面；沟槽60，位于外延层20内；栅氧化层70，位于沟槽60的侧壁；埋氧层50，位于沟槽60的底部，并与栅氧化层70相接触。

本申请实施例中，通过在外延层20内形成埋氧层50，再于沟槽60的侧壁形成栅氧化层70，由于埋氧层50的存在，解决了因半导体器件结构沟槽60底部角落处电场聚集，导致在半导体器件结构导通期间栅氧化层70承受了巨大的电场被击穿的问题，进而提高了半导体器件结构的可靠性，同时也降低了器件工艺开发的难度。

作为示例，衬底10可以包括但不仅限于硅衬底、氮化镓（GaN）衬底、碳化硅（SiC）衬底、蓝宝石衬底、绝缘体上硅（SOI，Silicon On Insulator）衬底、金刚石上硅（SOD，siliconon diamond）衬底及淀积在锗硅晶圆上的应变层硅衬底中的至少一种；在本实施例中，衬底10为碳化硅衬底。

作为示例，外延层20可以包括但不仅限于碳化硅外延层；外延层20的厚度可以大于8μm，譬如，外延层20的厚度可以是9μm、10μm、11μm、12μm、13μm、14μm或者15μm等等。

作为示例，沟槽60的形状可以根据实际需要进行设定，沟槽60的形状可以包括但不仅限于圆形、椭圆形或者其它边数大于2的多边形；沟槽60的数量可以是多个。

作为示例，栅氧化层70可以位于沟槽60的侧壁；栅氧化层70可以包括但不仅限于氧化物层；埋氧层50位于沟槽60的底部，并于栅氧化层70相接触，埋氧层50可以包括但不仅限于二氧化硅层；埋氧层50的厚度和深度可以根据实际需求进行可控的调节。

在一些实施例中，半导体器件结构还可以包括栅极导电层80，位于沟槽60内；栅氧化层70位于栅极导电层80与外延层20之间。

作为示例，栅极导电层80可以包括但不仅限于多晶硅栅极导电层。当然，在其他示例中，栅极导电层80也可以包括金属导电层。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件结构的制备方法，其特征在于，包括：

提供衬底；

于所述衬底的表面形成外延层；

于所述外延层内形成埋氧层；

于所述外延层内形成沟槽，所述沟槽暴露出所述埋氧层；

于所述沟槽的侧壁形成栅氧化层，所述栅氧化层与所述埋氧层相接触。

2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述于所述外延层内形成埋氧层，包括：

于所述外延层远离所述衬底的表面形成硬掩模层；

基于所述硬掩模层向所述外延层内注入氧离子，并进行退火处理，以得到所述埋氧层。

3.根据权利要求2所述的半导体器件结构的制备方法，其特征在于，所述于所述外延层内形成沟槽，包括：

基于所述硬掩模层刻蚀所述外延层以形成所述沟槽。

4.根据权利要求3所述的半导体器件结构的制备方法，其特征在于，所述沟槽的数量为多个；所述埋氧层包括多个间隔排布的埋氧层图案结构；所述沟槽与所述埋氧层图案结构一一对应设置，并暴露出所述埋氧层图案结构。

5.根据权利要求2所述的半导体器件结构的制备方法，其特征在于，所述退火处理的温度为200℃~1800℃。

6.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述外延层包括碳化硅外延层，所述埋氧层包括二氧化硅层。

7.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述于所述沟槽的侧壁形成栅氧化层之后，还包括：

于所述沟槽内形成栅极导电层。

8.根据权利要求7所述的半导体器件结构的制备方法，其特征在于，所述于所述沟槽内形成栅极导电层，包括：

于所述沟槽内及所述外延层远离所述衬底的表面形成栅极材料层；

去除位于所述外延层远离所述衬底的表面的栅极材料层，并回刻所述栅极材料层，以形成所述栅极导电层。

9.一种半导体器件结构，其特征在于，包括：

衬底；

外延层，位于所述衬底的表面；

沟槽，位于所述外延层内；

栅氧化层，位于所述沟槽的侧壁；

埋氧层，位于所述沟槽的底部，并与所述栅氧化层相接触。

10.根据权利要求9所述的半导体器件结构，其特征在于，还包括：

栅极导电层，位于所述沟槽内；所述栅氧化层位于所述栅极导电层与所述外延层之间。