CN117637603A - 半导体装置及方法 - Google Patents

Abstract

本发明提供一种方法，所述方法包括：在第一衬底之上形成第一互连线结构，第一互连线结构中包括介电层及金属化图案，金属化图案包括包括顶部金属结构的顶部金属层；在第一互连线结构的顶部金属结构之上形成钝化层；形成穿过钝化层的第一开口；在第一开口中及钝化层之上形成探针垫，探针垫电性连接至第一顶部金属结构；对探针垫实行电路探针测试；移除探针垫；以及在钝化层之上的介电层中形成结合垫及结合通孔，结合垫及结合通孔电性耦合至所述顶部金属结构的第二顶部金属结构及所述顶部金属结构的第三顶部金属结构。

Description

半导体装置及方法

技术领域

本发明的实施例是有关于一种半导体装置及方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的积体密度持续提高，半导体行业已经历快速发展。在很大程度上，积体密度提高起因于最小特征大小(minimum feature size)的迭代减小，此使得更多组件能够被整合至给定面积中。随着对缩小电子装置的需求已增长，对更小且更具创造性的半导体晶粒封装技术的需求已浮现。此种封装***的实例是迭层封装(Package-on-Package，PoP)技术。在PoP装置中，顶部半导体封装堆栈于底部半导体封装顶上，以提供高积体度及高组件密度。PoP技术一般而言能够生产功能得到增强且在印刷电路板(printed circuit board，PCB)上占用面积小的半导体装置。

发明内容

本发明的实施例提供一种方法，所述方法包括：在第一衬底之上形成第一互连线结构，所述第一互连线结构中包括介电层及金属化图案，所述金属化图案包括包括顶部金属结构的顶部金属层。所述方法亦包括在所述第一互连线结构的所述顶部金属结构之上形成钝化层。所述方法亦包括形成穿过所述钝化层的第一开口，所述顶部金属结构的第一顶部金属结构藉由所述第一开口暴露出。所述方法亦包括在所述第一开口中及所述钝化层之上形成探针垫，所述探针垫电性连接至所述第一顶部金属结构。所述方法亦包括在所述探针垫上实行电路探针测试。所述方法亦包括在实行所述电路探针测试之后，移除所述探针垫。所述方法亦包括在移除所述探针垫之后，在所述钝化层之上的介电层中形成结合垫及结合通孔，所述结合垫及所述结合通孔电性耦合至所述顶部金属结构的第二顶部金属结构及所述顶部金属结构的第三顶部金属结构。

本发明的实施例提供一种一种方法，所述方法包括：在第一衬底之上形成第一介电层，所述第一介电层中具有第一金属化图案。所述方法亦包括在所述第一介电层及所述第一金属化图案之上形成第二介电层。所述方法亦包括在所述第二介电层之上形成延伸穿过所述第二介电层的牺牲垫，所述牺牲垫电性耦合至所述第一金属化图案中的第一导电特征。所述方法亦包括在所述牺牲垫上实行电路探针测试。所述方法亦包括在实行所述电路探针测试之后，实行蚀刻工艺，所述蚀刻工艺移除所述牺牲垫。所述方法亦包括在移除所述牺牲垫之后，在所述第二介电层及所述第一导电特征之上的第三介电层中形成结合通孔，所述第三介电层在实体上接触所述第一导电特征，所述结合通孔电性耦合至所述第一金属化图案中的第二导电特征。所述方法亦包括在所述结合通孔及所述第三介电层之上的第四介电层中形成第一结合垫，所述第一结合垫电性耦合至所述结合通孔。

本发明的实施例提供一种一种结构，所述结构包括：第一互连线结构，位于第一衬底之上，所述第一互连线结构中包括介电层及金属化图案。所述结构亦包括：衬底穿孔，延伸穿过所述第一互连线结构及所述第一衬底。所述结构亦包括：第一顶部金属结构及第二顶部金属结构，位于所述第一互连线结构之上的第一介电层中。所述结构亦包括：第二介电层，位于所述第二顶部金属结构之上且部分位于所述第一顶部金属结构之上。所述结构亦包括：第三介电层，位于所述第二介电层之上，所述第三介电层延伸穿过所述第二介电层以在实体上接触所述第一顶部金属结构。所述结构亦包括：结合通孔，位于第二顶部金属结构之上的所述第二介电层及所述第三介电层中，所述结合通孔电性耦合至所述第二顶部金属结构。所述结构亦包括：第一结合垫，位于所述结合通孔之上的第四介电层中，所述第一结合垫电性耦合至所述结合通孔。

附图说明

结合附图阅读以下详细说明，会最佳地理解本揭露的各个态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1至图25示出根据实施例的形成封装的中间阶段的剖视图及平面图。

图26示出根据实施例的形成封装的中间阶段的剖视图。

图27示出根据实施例的形成封装的中间阶段的剖视图。

具体实施方式

以下揭露提供用于实施本发明的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本揭露。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本揭露可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如「位于…之下(beneath)」、「位于…下方(below)」、「下部的(lower)」、「位于…上方(above)」、「上部的(upper)」等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

本文中论述的实施例可在特定的上下文(即具有可被整合至装置(例如，芯片或晶粒)或封装(例如，***积体芯片(system on integrated chip，SoIC)、晶圆上芯片(chip-on-wafer，CoW)封装结构或晶圆上晶圆(wafer-on-wafer，WoW)封装结构)中的牺牲探针垫(sacrificial probe pad)的互连线结构)中论述。互连线结构包括牺牲探针垫，以允许对芯片或装置进行已知良好晶粒积体的中间测试，同时增大互连线布线的面积。在一些实施例中，牺牲探针垫由可在实行测试之后移除的材料形成，进而使得导通孔可到达下伏的金属化层。在相关结构中，探针垫是不可移除的，且导通孔无法到达其下伏的区域，因此下伏的区域不被用于互连线布线，而为互连线的未利用空间。藉由具有可移除的探针垫，对于单个芯片或晶粒而言，互连线的布线面积可增加多达10％。

此外，本揭露的教示内容适用于具有可移除探针垫的任何互连线结构，其可增加互连线及/或重布线结构的布线面积。其他实施例预期存在对于阅读本揭露的此项技术中具有通常知识者而言是显而易见的其他应用，例如不同的封装类型或不同的配置。应注意，本文中论述的实施例可能不一定示出结构中可能存在的每个组件或特征。举例而言，例如当对组件中的一者的论述可足以传达实施例的各个态样时可自图省略多个组件。此外，本文中论述的方法实施例可被论述为以特定次序实行；然而，可以任何逻辑次序实行其他方法实施例。

图1至图25示出根据一些实施例的形成封装的中间阶段的剖视图及平面图。

图1示出根据一些实施例的集成电路晶粒20的剖视图。集成电路晶粒20将在后续处理中被封装以形成集成电路封装。集成电路晶粒20可为逻辑晶粒(例如，中央处理单元(central processing unit，CPU)、图形处理单元(graphic processing unit，GPU)、***芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、内存晶粒(例如，动态随机存取内存(dynamic random access memory，DRAM)晶粒、静态随机存取内存(static random access memory，SRAM)晶粒等)、电源管理晶粒(例如，电源管理集成电路(power management integrated circuit，PMIC)晶粒)、射频(radiofrequency，RF)晶粒、传感器晶粒、微机电***(micro-electro-mechanical-system，MEMS)晶粒、讯号处理晶粒(例如，数字讯号处理(digital signal processing，DSP)晶粒)、前端晶粒(例如，模拟前端(analog front-end，AFE)晶粒)、类似晶粒、或其组合。

集成电路晶粒20可形成于晶圆中，所述晶圆可包括在后续步骤中被单体化以形成多个集成电路晶粒的不同装置区。可根据适用的制造工艺对集成电路晶粒20进行处理以形成集成电路。举例而言，集成电路晶粒20包括衬底22(例如经掺杂的或未经掺杂的硅)、或者绝缘层上半导体(semiconductor-on-insulator，SOI)衬底的主动层。衬底22可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其组合。亦可使用其他衬底，例如多层式衬底或梯度衬底。衬底22具有：有效表面(例如，图1中面朝上的表面)，有时被称为前侧；以及非有效表面(例如，图1中面朝下的表面)，有时被称为背侧。

可在衬底22的前表面处形成装置(未示出)。所述装置可为主动装置(例如晶体管、二极管等)、电容器、电阻器、类似装置、或其组合。在衬底22的前表面之上存在层间介电质(inter-layer dielectric，ILD)(未单独示出)。ILD环绕且可能覆盖所述装置。ILD可包括由例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-SilicateGlass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未经掺杂的硅酸盐玻璃(Undoped Silicate Glass，USG)或类似材料等材料形成的一或多个介电层。

导电插塞(未单独示出)延伸穿过ILD，以电性耦合及在实体上耦合所述装置。举例而言，当装置是晶体管时，导电插塞可耦合晶体管的闸极及源极/汲极区。导电插塞可由钨、钴、镍、铜、银、金、铝、类似材料、或其组合形成。在ILD及导电插塞之上存在互连线结构24。互连线结构24对所述装置进行内连以形成集成电路。互连线结构24可由例如ILD上的介电层中的金属化图案形成。金属化图案包括在一或多个低介电常数介电层中形成的金属线及通孔。互连线结构24的金属化图案藉由导电插塞电性耦合至所述装置。可使用任何合适的工艺(例如单镶嵌工艺、双镶嵌工艺、镀覆工艺、其组合或类似工艺)形成金属化图案。

在形成互连线结构24之后，如图2中所示，在互连线结构24上形成罩幕30并对罩幕30图案化。在一些实施例中，罩幕30是光阻且可藉由旋转涂布或类似工艺形成，且可将所述罩幕30暴露于光以进行图案化。光阻的图案与随后形成的衬底穿孔(through substratevia，TSV)44(参见，例如图6)的上部部分对应。图案化形成穿过光阻30的至少一个开口，以暴露出互连线结构24。在一些实施例中，在罩幕30之前在互连线结构24的顶表面之上沈积化学机械研磨(chemical mechanical polishing，CMP)终止层。CMP终止层可用于藉由抵抗后续CMP工艺及/或藉由为后续CMP工艺提供可侦测的终止点来防止后续CMP工艺移除过多的材料。在一些实施例中，CMP终止层可包含一或多层介电材料。合适的介电材料可包括氧化物(例如氧化硅、氧化铝或类似材料)、氮化物(例如SiN或类似材料)、氮氧化物(例如SiON或类似材料)、碳氧化物(例如SiOC或类似材料)、碳氮化物(例如SiCN或类似材料)、碳化物(例如SiC或类似材料)、其组合或类似材料，且可使用旋转涂布、化学气相沈积(chemicalvapor deposition，CVD)、电浆增强型CVD(plasma-enhanced CVD，PECVD)、原子层沈积(atomic layer deposition，ALD)、类似工艺、或其组合来形成。

在图3中，在蚀刻工艺期间将剩余的罩幕30用作罩幕，以移除互连线结构24的介电层的被暴露出的部分及下伏部分以及衬底22的被暴露出的部分及下伏部分。可使用单个蚀刻工艺在互连线结构24及衬底22中蚀刻出开口34，或者可使用第一蚀刻工艺来对互连线结构24进行蚀刻且可使用第二蚀刻工艺对衬底22进行蚀刻。在一些实施例中，利用电浆干式蚀刻工艺、反应性离子蚀刻(reactive ion etch，RIE)工艺(例如深RIE(deep RIE，DRIE)工艺)形成开口34。在一些实施例中，DRIE工艺包括蚀刻循环及钝化循环，其中蚀刻循环使用例如SF₆且钝化循环使用例如C₄F₈。利用具有钝化循环及蚀刻循环的DRIE工艺能够达成高度非等向性蚀刻工艺。在一些实施例中，蚀刻工艺可为任何可接受的蚀刻工艺，例如湿式蚀刻或干式蚀刻。

如图4中所示，在形成开口34之后，移除光阻30。可藉由可接受的灰化或剥除工艺(例如使用氧电浆或类似工艺)移除光阻30。

此外，在图4中，在互连线结构24上以及在开口34的底表面及侧壁上共形地沈积衬层38。在一些实施例中，衬层38包括一或多个介电材料层且可用于将随后形成的穿孔与衬底22在实体上隔离及电性隔离。合适的介电材料可包括氧化物(例如氧化硅、氧化铝或类似材料)、氮化物(例如SiN或类似材料)、氮氧化物(例如SiON或类似材料)、其组合或类似材料。可使用CVD、PECVD、ALD、类似工艺、或其组合来形成衬层38。

在后续步骤中，如图4中所示，在衬层38之上形成晶种层40。在一些实施例中，晶种层40是金属层，所述金属层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层40包括钛层及位于钛层之上的铜层。可使用例如物理气相沈积(physicalvapor deposition，PVD)或类似工艺形成晶种层。在一些实施例中，可在形成晶种层40之前在衬层38上形成障壁层(未示出)。障壁层可包含Ti、TiN、类似材料或其组合。

在图5中，在晶种层40上形成导电材料42且导电材料42填充开口34。可藉由镀覆(例如包括电化学镀覆的电镀、无电镀覆等)来形成导电材料42。导电材料可包含金属，如铜、钛、钨、铝或类似材料。

在形成导电材料42之后，然后实行退火工艺。可实行退火工艺以防止TSV 44的导电材料的后续喷出(有时被称为TSV泵送(pumping))。TSV泵送是由导电材料42与衬底22之间的热膨胀系数(coefficient of thermal expansion，CTE)失配引起的且可造成对TSV之上的结构(例如，金属化图案)的损坏。

在退火工艺之后，实行平坦化工艺以移除开口34外部的导电材料42的部分、晶种层40的部分及衬层38的部分，以形成如图6中所示的TSV 44。在工艺变化内的平坦化工艺之后，TSV 44的顶表面与互连线结构24的最顶部介电层共面。平坦化工艺可为例如化学机械研磨(CMP)、磨制工艺或类似工艺。在一些实施例中，TSV 44的上部部分(形成于互连线结构24中)具有较TSV 44的下部部分(形成于衬底22中)大的宽度。在一些实施例中，TSV 44的宽度经由互连线24及衬底22是恒定的。

参照图7，在图6的结构之上形成互连线结构50。互连线结构50包括介电层52、金属化图案及通孔54、以及顶部金属56(包括顶部金属56A及56B)。可形成较图7中所示多或少的介电层以及金属化图案及通孔。互连线结构50藉由形成于介电层52中的金属化图案及通孔连接至互连线结构24及TSV 44。可使用与互连线结构24相似的工艺及材料形成金属化图案及通孔，且本文中不再重复进行说明。在一些实施例中，存在多于一个顶部金属56层(例如，两个顶部金属层)。

在一些实施例中，介电层52是与互连线结构24的介电层相同的材料，例如低介电常数介电质。在其他实施例中，介电层52由含硅氧化物(其可包括或可不包括氧)形成。举例而言，介电层52可包含例如氧化硅等氧化物、例如氮化硅等氮化物或类似材料。

顶部金属56包括顶部金属56A及顶部金属56B。顶部金属56B是将用于芯片探针测试的顶部金属结构，且具有直接形成在顶部金属56B之上并连接至顶部金属56B的探针垫。顶部金属56A是典型顶部金属结构，且将不具有直接位于其之上并与其连接的探针垫。尽管仅示出单个顶部金属56B，但本揭露不限于此，且包括更多顶部金属56B的结构亦处于本揭露的范围内。顶部金属56A及56B藉由相同的工艺同时形成。

可使用任何合适的工艺(例如单镶嵌工艺、双镶嵌工艺、镀覆工艺、其组合或类似工艺)形成金属化图案及通孔54以及顶部金属56。藉由镶嵌工艺形成金属化图案及通孔54以及顶部金属56的实例包括：对介电层52进行蚀刻以形成开口；将导电障壁层沈积至开口中；镀覆金属材料(例如铜或铜合金)；以及实行平坦化以移除金属材料的多余部分。在其他实施例中，介电层52、金属化图案及通孔54以及顶部金属56的形成可包括：形成介电层52；将介电层52图案化以形成开口；形成金属晶种层(未示出)；形成图案化镀覆罩幕(例如光阻)以覆盖金属晶种层的一些部分，同时留下被暴露出的其他部分；对金属化图案及通孔54以及顶部金属56进行镀覆；移除镀覆罩幕；以及对金属晶种层的不期望的部分进行蚀刻。金属化图案及通孔54以及顶部金属56可由钨、钴、镍、铜、银、金、铝、类似材料或其组合形成。在一些实施例中，顶部金属56较金属化图案54厚，例如三倍厚、五倍厚或金属化层之间的任何合适的厚度比。

图7进一步示出在介电层52及顶部金属56之上形成钝化层58。在一些实施例中，钝化层58由与介电层52相同的材料形成。在一些实施例中，钝化层58可为：聚合物，例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或类似物；氮化物，例如氮化硅或类似物；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)或类似物；类似物或其组合。可例如藉由旋转涂布、迭层、化学气相沈积(CVD)或类似工艺形成钝化层58。钝化层58可具有在工艺变化范围内齐平的上表面。

尽管图7示出直接连接至互连线50的TSV 44，但在一些实施例中，TSV可直接连接至互连线24。

图8至图13示出牺牲探针垫68的形成及移除工艺。在图8中，穿过钝化层58形成开口60以暴露出顶部金属56B的部分。开口60可藉由任何合适的图案化步骤(例如包括罩幕(例如光阻(未示出))的蚀刻步骤)形成。

在图9中，在钝化层58之上、开口60中以及顶部金属56在开口60中暴露出的部分上形成晶种层62。晶种层62的材料及形成工艺可相似于上述晶种层40，且在本文中不再进行重复说明。

在图10中，在晶种层62之上形成光阻64并将光阻64图案化。该些步骤相似于上面所示及阐述的步骤，且本文中不再进行重复说明。

在图11中，在光阻64的开口中暴露出的晶种层62上形成导电材料66。在一些实施例中，导电材料66是焊料(锡)材料，例如镍、铝、类似材料或其组合。可藉由镀覆工艺(例如电镀、无电镀覆或类似工艺)形成导电材料66。

在图12中，移除光阻64及下伏的晶种层62的部分以形成探针垫68。在一些实施例中，探针垫68在工艺变化内具有平坦的顶表面。可藉由可接受的灰化或剥除工艺(例如使用氧电浆或类似工艺)移除光阻64。可藉由可接受的蚀刻工艺移除晶种层62的部分。图12及图13并未单独示出晶种层62的位于导电材料66之下的剩余部分。

在图13中，对集成电路晶粒20实行接收测试(acceptance testing)(例如电路探针测试)，以判断集成电路晶粒20是否是已知良好晶粒(known good die，KGD)。在一些实施例中，当集成电路晶粒20处于晶圆形式时，在单体化之前对其实行接收测试。在一些实施例中，当集成电路晶粒20处于晶粒形式时，在单体化之后对其实行接收测试。可使用一或多个探针70对集成电路晶粒20进行测试。探针70在实体上耦合及电性耦合至牺牲垫68。尽管未具体示出，但多于一个探针70(例如，两个探针70)可耦合至对应的牺牲垫68(例如，两个牺牲垫68)。仅作为KGD的集成电路晶粒20经受后续处理及封装，且未通过电路探针测试的集成电路晶粒20不会经受后续处理及封装。测试可包括向牺牲垫68提供电源及接地电压，以对集成电路晶粒20(例如，集成电路装置及其中的互连线结构24及50)的功能进行测试。在一些实施例中，电路探针测试可包括基于集成电路晶粒20内的集成电路的设计可预期的已知开路或短路的测试。

图14示出自集成电路晶粒20移除牺牲探针垫68。在一些实施例中，藉由一或多个蚀刻工艺移除牺牲探针垫68。在一些实施例中，利用第一蚀刻工艺移除导电材料66，且藉由第二蚀刻工艺移除晶种层62。在一些实施例中，蚀刻工艺可为任何可接受的焊料蚀刻工艺，例如湿式蚀刻或干式蚀刻。移除牺牲探针垫68藉由开口60重新暴露出顶部金属56B。

图15示出上覆顶部金属56B及牺牲探针垫68的平面图。在一些实施例中，顶部金属56B在平面图中的面积较牺牲探针垫68在平面图中的面积小多于2000倍。在一些实施例中，牺牲探针垫68具有50微米乘50微米的大小，且顶部金属56B具有1微米乘1微米的大小。因此，在该些实施例中，顶部金属56B在平面图中的面积较牺牲探针垫68在平面图中的面积小2500倍。藉由具有可移除的探针垫，本揭露的实施例允许在先前被探针垫68占据的区域(参见，例如图13及图19)中进行互连线布线、形成结合通孔及结合垫及类似组件，且可具有较相关结构多高达10％的用于互连线布线的面积。

在图16中，在钝化层58之上形成介电层72、74及76，其中介电层72形成于钝化层58中的开口60中。尽管图16示出三个介电层72、74及76，但可形成多于或少于三个介电层。介电层72填充钝化层58中的开口60且在实体上接触顶部金属56B。介电层藉由钝化层58与顶部金属结构56A分离。介电层72提供用于在其上形成介电层74及76的平坦的顶表面，且可被认为是平坦化介电层72。介电层74可在随后形成结合垫及结合通孔期间提供蚀刻终止功能，且可被认为是蚀刻终止层74。介电层76可提供介电结合功能且可被认为是结合介电层76。

在一些实施例中，介电层72、74及76由含硅氧化物形成。举例而言，介电层72、74及76可包含例如氧化硅等氧化物、例如氮化硅等氮化物、例如氮氧化硅等氮氧化物、类似材料或其组合。

图17至图19示出结合垫通孔86的形成，且结合垫88形成于介电层72、74及76中且连接至顶部金属56A。可使用任何合适的工艺(例如单镶嵌工艺、双镶嵌工艺、其组合或类似工艺)形成结合垫通孔86及结合垫88。图17至图19示出双镶嵌工艺。

在图17中，在介电层76上形成光阻77且将光阻77图案化。光阻77可藉由旋转涂布或类似工艺形成且可被暴露至光以用于图案化。光阻77的图案对应于结合垫88的开口78(参见图19)。此外，在图17中，使用经图案化的光阻77作为罩幕对介电层76进行图案化以形成开口78，其中图案化工艺终止于介电层74上。可例如藉由使用可接受的蚀刻工艺(例如藉由湿式蚀刻及/或干式蚀刻)来移除介电层76的被暴露出的部分。开口78具有宽度W1。在一些实施例中，宽度W1小至1.4微米。在一些实施例中，宽度W1介于1.4微米至2.5微米的范围内。

图18示出移除光阻77、形成光阻80并对光阻80进行图案化以及对介电层74及72进行图案化。可藉由可接受的灰化或剥除工艺(例如使用氧电浆或类似工艺)移除光阻77。此外，在图18中，在经图案化的介电层76上及开口78中形成光阻80且将光阻80图案化。光阻80可藉由旋转涂布或类似工艺形成且可被暴露至光以用于图案化。光阻80的图案对应于结合垫通孔86的开口82(参见图19)。此外，在图18中，使用经图案化的光阻80作为罩幕对介电层74及72进行图案化以形成开口82，其中图案化工艺暴露出顶部金属56A的部分。例如藉由使用可接受的蚀刻工艺(例如藉由湿式蚀刻及/或干式蚀刻)可移除介电层74及72的暴露出的部分。开口82具有宽度W2。在一些实施例中，宽度W2小至0.6微米。在一些实施例中，宽度W2介于0.6微米至1.8微米的范围内。

图19示出移除光阻80及在开口78及82中形成障壁层84、结合垫通孔86及结合垫88。可在形成结合垫通孔86及结合垫88之前在开口中形成障壁层84。在一些实施例中，障壁层84可包含Ti、TiN、类似材料或其组合。结合垫通孔86及结合垫88可藉由与顶部金属56及通孔54相似的工艺及材料形成，且本文中不再重复进行说明。举例而言，结合垫88可由铜形成或包含铜。相邻的结合垫88具有节距P1。在一些实施例中，节距P1小至3.0微米。在一些实施例中，节距P1介于3.0微米至9.0微米的范围内。藉由具有可移除的探针垫，本揭露的实施例允许在先前被探针垫占据的区域(参见，例如图13及图19)中形成结合通孔及结合垫，且可具有较相关结构多高达10％的用于互连线布线的面积。

结合垫88的顶表面与最上部介电层76的顶表面共面(在工艺变化内)。平坦化藉由化学机械研磨(CMP)工艺或机械磨制(mechanical grinding)工艺达成。

如图20中所示，在后续单体化工艺之前，藉由对衬底22进行薄化来使集成电路晶粒20薄化。可藉由平坦化工艺(例如机械磨制工艺或CMP工艺)来实行薄化。薄化工艺暴露出TSV 44及衬层38。在薄化之后，衬底穿孔44提供自衬底22的背侧至衬底22的前侧的电性连接(例如，互连线24及50及结合垫88)。

所揭露的方法的集成电路晶粒20使得一或多个顶部金属56B结构不具有上覆且连接至顶部金属56B的结合垫88及结合垫通孔86。该些顶部金属56B可被称为测试顶部金属56B结构。该些顶部金属56B在顶部金属56B之上具有与顶部金属56B在实体上接触的介电层72。

图21示出封装结构100。封装结构100包括：衬底102，与集成电路晶粒20的衬底22相似；以及互连线结构104，包括结合垫106。互连线结构104及结合垫106可分别相似于上述互连线结构24及50以及结合垫88，且本文中不再重复进行说明。

在图22中，将集成电路晶粒20结合至封装结构100。将集成电路晶粒20结合至封装结构100可藉由直接结合来达成，在直接结合中会形成金属至金属的直接结合(结合垫88与结合垫106之间)以及介电质至介电质的结合(例如集成电路晶粒20的表面介电层与封装结构100的表面介电层之间的Si-O-Si结合)二者。此外，可存在结合至同一封装结构100的单个集成电路晶粒20或多个晶粒20。结合至同一封装结构100的所述多个晶粒20可彼此相同或不同，以形成同质结构或异质结构。

将晶粒20面朝下设置，使得晶粒20的前侧面向封装结构100且晶粒20的背侧背对封装结构100。在接口108处将晶粒20结合至封装结构100。如图22所示，直接结合工艺藉由熔合结合而在接口108处将封装结构100的互连线104的最顶部介电层直接结合至晶粒20的最顶部介电层76。在实施例中，互连线104的最顶部介电层与晶粒20的最顶部介电层76之间的结合可为氧化物至氧化物结合。直接结合工艺藉由直接的金属至金属结合而在接口108处将晶粒20的结合垫88进一步直接结合至封装结构100的结合垫106。因此，藉由结合垫88至结合垫106的实体连接来提供晶粒20与封装结构100之间的电性连接。

作为实例，直接结合工艺以将晶粒20与封装结构100对准(例如，藉由将结合垫88与结合垫106对准)开始。当晶粒20与封装结构100对准时，结合垫88可与对应的结合垫106交迭。接下来，直接结合包括预结合步骤，在预结合步骤期间，使晶粒20与封装结构100接触。直接结合工艺例如在150摄氏度与400摄氏度之间的温度下继续实行退火达0.5小时与3小时之间的持续时间，使得结合垫88与结合垫106中的铜相互扩散至彼此，且因此形成直接的金属至金属结合。

接下来，如图23中所示，实行间隙填充工艺以将集成电路晶粒20包封于包封体110中。在形成之后，包封体110对集成电路晶粒20进行包封。包封体110可包含氧化物。作为另一种选择，包封体可为模制化合物、模制底部填充胶、树脂、环氧树脂等。包封体110可藉由压缩模制、转移模制等施加，且可以液体或半液体形式施加，且然后随后被固化。在沈积包封体110之后，实行平坦化工艺以使集成电路晶粒20的背侧表面与包封体110的顶表面齐平，并暴露出TSV 44。在工艺变化内的平坦化工艺之后，TSV 44的表面、衬底22的表面及包封体110的表面共面。平坦化工艺可为例如CMP、磨制工艺或类似工艺。在一些实施例中，例如，若已暴露出TSV 44，则可省略平坦化。

在图24中，在包封体110、TSV 44及集成电路晶粒20上沈积重布线结构112。重布线结构112可包括：重布线走线(redistribution line，RDL)，例如金属迹线(或金属线)；以及通孔，位于金属迹线之下且连接至金属迹线。重布线结构112的重布线走线在实体上及电性连接至晶粒20的TSV 44。

根据本揭露的一些实施例，藉由镀覆工艺形成RDL，其中RDL中的每一者包括晶种层(未示出)及位于晶种层之上的镀覆金属材料。可使用例如PVD或类似工艺形成晶种层。然后在晶种层上形成光阻且将光阻图案化。光阻可藉由旋转涂布或类似工艺形成且可被暴露至光以用于图案化。光阻的图案对应于RDL。图案化形成穿过光阻的开口，以暴露出晶种层。在光阻的开口中以及在晶种层的被暴露出的部分上形成导电材料。可藉由镀覆(例如电镀或无电镀覆或类似工艺)形成导电材料。晶种层与镀覆金属材料可由相同的材料或不同的材料形成。导电材料可为金属，如铜、钛、钨、铝或类似材料。然后，移除光阻及晶种层的上面未形成导电材料的部分。可藉由可接受的灰化或剥除工艺(例如使用氧电浆或类似工艺)移除光阻。一旦光阻被移除，便例如藉由使用可接受的蚀刻工艺(例如藉由湿式蚀刻及/或干式蚀刻)移除晶种层的被暴露出的部分。晶种层的剩余部分与导电材料形成RDL。

可在金属迹线的每一层之上形成介电层或钝化层。在一些实施例中，介电层或钝化层由聚合物形成，所述聚合物可为光敏材料，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或类似材料，可使用微影罩幕来将介电层或钝化层图案化。在其他实施例中，介电层或钝化层由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、PSG、BSG、BPSG；或类似材料。可藉由旋转涂布、迭层、CVD、类似工艺、或其组合来形成介电层或钝化层。

可使用图案化工艺在顶部介电层或钝化层中形成开口，进而暴露出重布线结构112的顶部金属层中的一些或全部顶部金属层。图案化工艺可为可接受的工艺，例如当介电层是光敏材料时将介电层或钝化层暴露至光，或者使用例如非等向性蚀刻进行蚀刻。

如图25中所示，藉由重布线结构112的介电层中的开口形成凸块114，以接触重布线结构112中的金属化图案。凸块114可为金属柱、受控塌陷芯片连接(controlledcollapse chip connection，C4)凸块、微凸块、无电镀镍钯浸金技术(nickel-electrolesspalladium-immersion gold technique，ENEPIG)形成的凸块、球栅数组(ball gridarray，BGA)凸块或类似凸块。在实施例中，凸块114是C4凸块。凸块114可藉由溅镀、印刷、电镀、无电镀覆、CVD或类似工艺形成。凸块114可不具有焊料且在工艺变化内具有垂直的侧壁。在一些实施例中，在凸块114的顶部上形成金属顶盖层(未示出)。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料、或其组合，且可藉由镀覆工艺形成。

进一步如图25中所示，在凸块114上形成导电连接件116。导电连接件116可由例如以下导电材料形成：焊料、铜、铝、金、镍、银、钯、锡、类似材料、或其组合。在一些实施例中，藉由最初藉由例如蒸镀、电镀、印刷、焊料转移、植球或类似方法等方法形成焊料层来形成导电连接件116。一旦已在结构上形成焊料层，便可实行回焊(reflow)，以将导电连接件116成形为期望的凸块形状。

图25中绘示的实施例是以面对面的配置结合的晶圆上芯片结构。作为另一种选择，可以面对背的配置结合集成电路晶粒20与封装结构100，如图26所示。举例而言，在图26中，将晶粒20的背(例如，TSV 44及衬底22的被暴露出的端部)结合至封装结构100的面。关于此实施例的相似于前述实施例细节的细节在本文中不再重复。

图27示出根据一些实施例的晶圆上晶圆结构的剖视图。除了此实施例是晶圆上晶圆结构而非晶圆上芯片结构之外，此实施例相似于图1至图25中所示的实施例。关于此实施例的相似于前述实施例的细节的细节在本文中将不再重复。

在图27中，所述结构是以面对面的配置结合的晶圆上晶圆结构，其中上部结构是晶圆20。晶圆20相似于上述晶粒20形成且本文中不再重复进行说明。使用此实施例，不再需要先前实施例中的将晶粒20单体化及形成包封体110的步骤，且可自此实施例省略该些步骤。在此实施例中，晶圆20与封装结构100二者均为晶圆且具有相同的大小。

在其他实施例中，可以面对背的配置将晶圆20结合至封装结构100。举例而言，可将晶圆20的背(例如，TSV 44及衬底22的被暴露出的端部)结合至封装结构100的面。

亦可包括其他特征及工艺。举例而言，可包括测试结构以帮助对三维(three-dimensional integrated circuit，3D)封装或3DIC装置进行验证测试。所述测试结构可包括例如在重布线层中或衬底上形成的测试垫(test pad)，以便能够对3D封装或3DIC装置进行测试、使用探针及/或探针卡(probe card)等。可对中间结构以及最终结构实行验证测试。另外，本文中所揭露的结构及方法可与包含对已知良好晶粒进行中间验证的测试方法结合使用以提高产率并降低成本。

各种实施例可达成各种优点。本文中论述的实施例可在特定的上下文(即具有可被整合至装置(例如，芯片或晶粒)或封装(例如，***积体芯片(SoIC)、晶圆上芯片(CoW)封装结构或晶圆上晶圆(WoW)封装结构)中的牺牲探针垫的互连线结构)中论述。互连线结构包括牺牲探针垫，以允许对芯片或装置进行已知良好晶粒积体的中间测试，同时增大互连线布线的面积。在一些实施例中，牺牲探针垫由可在实行测试之后移除的材料形成，进而使得导通孔可到达下伏的金属化层。在相关结构中，探针垫是不可移除的，且导通孔无法到达其下伏的区域，因此下伏的区域不被用于互连线布线，而为互连线的未利用空间。藉由具有可移除的探针垫，对于单个芯片或晶粒而言，互连线的布线面积可增加多达10％，同时确保已知良好晶粒/芯片的产率。

实施例包括一种方法，所述方法包括：在第一衬底之上形成第一互连线结构，所述第一互连线结构中包括介电层及金属化图案，所述金属化图案包括包括顶部金属结构的顶部金属层。所述方法亦包括在所述第一互连线结构的所述顶部金属结构之上形成钝化层。所述方法亦包括形成穿过所述钝化层的第一开口，所述顶部金属结构的第一顶部金属结构藉由所述第一开口暴露出。所述方法亦包括在所述第一开口中及所述钝化层之上形成探针垫，所述探针垫电性连接至所述第一顶部金属结构。所述方法亦包括在所述探针垫上实行电路探针测试。所述方法亦包括在实行所述电路探针测试之后，移除所述探针垫。所述方法亦包括在移除所述探针垫之后，在所述钝化层之上的介电层中形成结合垫及结合通孔，所述结合垫及所述结合通孔电性耦合至所述顶部金属结构的第二顶部金属结构及所述顶部金属结构的第三顶部金属结构。

实施例可包括以下特征中的一或多者。所述方法其中在所述钝化层之上的介电层中形成结合垫及结合通孔包括：在所述钝化层之上形成第一介电层；在所述第一介电层之上形成第二介电层；对所述第一介电层及所述第二介电层进行图案化以暴露出所述第二顶部金属结构及所述第三顶部金属结构；在所述第二顶部金属结构及所述第三顶部金属结构之上以及所述第一介电层中形成结合通孔，所述结合通孔电性耦合至所述第二顶部金属结构及所述第三顶部金属结构；以及在所述结合通孔之上及所述第二介电层中形成第一结合垫，所述第一结合垫电性耦合至所述结合通孔。所述第一介电层延伸穿过所述钝化层且在实体上接触所述第一顶部金属结构。所述第一介电层藉由所述钝化层与所述第二顶部金属结构在实体上分离。所述方法更包括：对所述第一互连线结构进行图案化以形成暴露出所述第一衬底的部分的第一开口；在所述第一开口中沈积衬垫；利用导电材料填充所述第一开口；以及对所述第一衬底进行薄化以暴露出所述第一开口中的所述导电材料的部分，延伸穿过所述第一互连线结构及所述第一衬底的所述导电材料形成衬底穿孔。所述方法更包括：将所述第二介电层及所述第一结合垫直接结合至封装结构的第三介电层及第二结合垫，所述封装结构包括第二衬底及位于所述第二衬底之上的第二互连线结构，所述第三介电层及所述第二结合垫是所述第二互连线结构的部分。所述方法更包括：在将所述第二介电层及所述第一结合垫直接结合至所述封装结构的所述第三介电层及所述第二结合垫之后，在所述第一衬底之上形成第一重布线结构，所述第一重布线结构中包括介电层及金属化图案，所述第一重布线结构的所述金属化图案电性耦合至所述衬底穿孔；以及在所述第一重布线结构之上形成电性耦合至所述第一重布线结构的第一组导电凸块。所述方法更包括：在形成所述第一重布线结构之前，使用包封体对所述第一衬底、所述第一互连线结构、所述第一介电层及所述第二介电层进行包封，所述第一重布线结构形成于所述包封体之上。所述实行所述电路探针测试更包括将电源讯号电性连接至所述探针垫。所述探针垫与所述第二顶部金属结构交迭。移除所述探针垫包括：实行蚀刻工艺，所述蚀刻工艺移除所述探针垫且在所述第一开口中暴露出所述第一顶部金属结构。所述探针垫包含焊料。

实施例包括一种方法，所述方法包括：在第一衬底之上形成第一介电层，所述第一介电层中具有第一金属化图案。所述方法亦包括在所述第一介电层及所述第一金属化图案之上形成第二介电层。所述方法亦包括在所述第二介电层之上形成延伸穿过所述第二介电层的牺牲垫，所述牺牲垫电性耦合至所述第一金属化图案中的第一导电特征。所述方法亦包括在所述牺牲垫上实行电路探针测试。所述方法亦包括在实行所述电路探针测试之后，实行蚀刻工艺，所述蚀刻工艺移除所述牺牲垫。所述方法亦包括在移除所述牺牲垫之后，在所述第二介电层及所述第一导电特征之上的第三介电层中形成结合通孔，所述第三介电层在实体上接触所述第一导电特征，所述结合通孔电性耦合至所述第一金属化图案中的第二导电特征。所述方法亦包括在所述结合通孔及所述第三介电层之上的第四介电层中形成第一结合垫，所述第一结合垫电性耦合至所述结合通孔。

实施例可包括以下特征中的一或多者。所述方法其中所述第一结合垫及所述结合通孔藉由单沈积工艺形成。所述牺牲垫与所述第二导电特征交迭。形成所述牺牲垫包括：在所述第二介电层之上沈积延伸穿过所述第二介电层的晶种层；以及在所述晶种层上镀覆焊料材料。所述方法更包括：在所述第一介电层之上形成第一图案化罩幕；使用所述第一图案化罩幕作为罩幕实行蚀刻工艺，所述蚀刻工艺形成穿过所述第一介电层且部分穿过所述第一衬底的第一开口；在所述第一开口中形成衬垫；利用导电材料填充所述第一开口；以及对所述第一衬底进行薄化以暴露出所述第一开口中的所述导电材料的部分，延伸穿过所述第一介电层及所述第一衬底的所述导电材料形成衬底穿孔。所述方法更包括：将所述第四介电层及所述第一结合垫直接结合至封装结构的第五介电层及第二结合垫，所述封装结构包括第二衬底。

实施例包括一种结构，所述结构包括：第一互连线结构，位于第一衬底之上，所述第一互连线结构中包括介电层及金属化图案。所述结构亦包括：衬底穿孔，延伸穿过所述第一互连线结构及所述第一衬底。所述结构亦包括：第一顶部金属结构及第二顶部金属结构，位于所述第一互连线结构之上的第一介电层中。所述结构亦包括：第二介电层，位于所述第二顶部金属结构之上且部分位于所述第一顶部金属结构之上。所述结构亦包括：第三介电层，位于所述第二介电层之上，所述第三介电层延伸穿过所述第二介电层以在实体上接触所述第一顶部金属结构。所述结构亦包括：结合通孔，位于第二顶部金属结构之上的所述第二介电层及所述第三介电层中，所述结合通孔电性耦合至所述第二顶部金属结构。所述结构亦包括：第一结合垫，位于所述结合通孔之上的第四介电层中，所述第一结合垫电性耦合至所述结合通孔。

实施例可包括以下特征中的一或多者。所述结构其中所述第三介电层不在实体上接触所述第二顶部金属结构。

以上概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本揭露的各个态样。熟习此项技术者应理解，他们可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。熟习此项技术者亦应认识到，该些等效构造并不背离本揭露的精神及范围，而且他们可在不背离本揭露的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种形成半导体装置的方法，包括：

在第一衬底之上形成第一互连线结构，所述第一互连线结构中包括介电层及金属化图案，所述金属化图案包括包含顶部金属结构的顶部金属层；

在所述第一互连线结构的所述顶部金属结构之上形成钝化层；

形成穿过所述钝化层的第一开口，所述顶部金属结构的第一顶部金属结构藉由所述第一开口暴露出；

在所述第一开口中及所述钝化层之上形成探针垫，所述探针垫电性连接至所述第一顶部金属结构；

在所述探针垫上实行电路探针测试；

在实行所述电路探针测试之后，移除所述探针垫；以及

在移除所述探针垫之后，在所述钝化层之上的介电层中形成结合垫及结合通孔，所述结合垫及所述结合通孔电性耦合至所述顶部金属结构的第二顶部金属结构及所述顶部金属结构的第三顶部金属结构。

2.根据权利要求1所述的方法，其特征在于，在所述钝化层之上的所述介电层中形成所述结合垫及所述结合通孔包括：

在所述钝化层之上形成第一介电层；

在所述第一介电层之上形成第二介电层；

对所述第一介电层及所述第二介电层进行图案化以暴露出所述第二顶部金属结构及所述第三顶部金属结构；

在所述第二顶部金属结构及所述第三顶部金属结构之上以及所述第一介电层中形成所述结合通孔，所述结合通孔电性耦合至所述第二顶部金属结构及所述第三顶部金属结构；以及

在所述结合通孔之上及所述第二介电层中形成第一结合垫，所述第一结合垫电性耦合至所述结合通孔。

3.根据权利要求1所述的方法，其特征在于，所述第一介电层延伸穿过所述钝化层且在实体上接触所述第一顶部金属结构。

4.根据权利要求1所述的方法，其特征在于，还包括：

对所述第一互连线结构进行图案化以形成暴露出所述第一衬底的部分的第一开口；

在所述第一开口中沈积衬垫；

利用导电材料填充所述第一开口；以及

对所述第一衬底进行薄化以暴露出所述第一开口中的所述导电材料的部分，延伸穿过所述第一互连线结构及所述第一衬底的所述导电材料形成衬底穿孔。

5.一种形成半导体装置的方法，包括：

在第一衬底之上形成第一介电层，所述第一介电层中具有第一金属化图案；

在所述第一介电层及所述第一金属化图案之上形成第二介电层；

在所述第二介电层之上形成延伸穿过所述第二介电层的牺牲垫，所述牺牲垫电性耦合至所述第一金属化图案中的第一导电特征；

在所述牺牲垫上实行电路探针测试；

在实行所述电路探针测试之后，实行蚀刻工艺，所述蚀刻工艺移除所述牺牲垫；以及

在移除所述牺牲垫之后，在所述第二介电层及所述第一导电特征之上的第三介电层中形成结合通孔，所述第三介电层在实体上接触所述第一导电特征，所述结合通孔电性耦合至所述第一金属化图案中的第二导电特征；以及

在所述结合通孔及所述第三介电层之上的第四介电层中形成第一结合垫，所述第一结合垫电性耦合至所述结合通孔。

6.根据权利要求5所述的方法，其特征在于，所述牺牲垫与所述第二导电特征交迭。

7.根据权利要求5所述的方法，其特征在于，形成所述牺牲垫包括：

在所述第二介电层之上沈积延伸穿过所述第二介电层的晶种层；以及

在所述晶种层上镀覆焊料材料。

8.根据权利要求5所述的方法，其特征在于，还包括：

在所述第一介电层之上形成第一图案化罩幕；

使用所述第一图案化罩幕作为罩幕实行蚀刻工艺，所述蚀刻工艺形成穿过所述第一介电层且部分穿过所述第一衬底的第一开口；

在所述第一开口中形成衬垫；

利用导电材料填充所述第一开口；以及

对所述第一衬底进行薄化以暴露出所述第一开口中的所述导电材料的部分，延伸穿过所述第一介电层及所述第一衬底的所述导电材料形成衬底穿孔。

9.一种半导体装置的结构，包括：

第一互连线结构，位于第一衬底之上，所述第一互连线结构中包括介电层及金属化图案；

衬底穿孔，延伸穿过所述第一互连线结构及所述第一衬底；

第一顶部金属结构及第二顶部金属结构，位于所述第一互连线结构之上的第一介电层中；

第二介电层，位于所述第二顶部金属结构之上且部分位于所述第一顶部金属结构之上；

第三介电层，位于所述第二介电层之上，所述第三介电层延伸穿过所述第二介电层以在实体上接触所述第一顶部金属结构；

结合通孔，位于第二顶部金属结构之上的所述第二介电层及所述第三介电层中，所述结合通孔电性耦合至所述第二顶部金属结构；以及

第一结合垫，位于所述结合通孔之上的第四介电层中，所述第一结合垫电性耦合至所述结合通孔。

10.根据权利要求9所述的结构，其特征在于，所述第三介电层不在实体上接触所述第二顶部金属结构。