CN117636973A - 存储器件 - Google Patents
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Abstract
本申请公开一种存储器件，包括主控、***电路以及存储阵列，主控、***电路以及存储阵列共同集成在同一颗芯片内，主控与所***电路电连接，且主控与***电路位于同一层，存储阵列与***电路电连接，且存储阵列不与***电路以及主控位于同一层。本申请相较于现有技术，不需要将主控单独集成为一颗芯片，也不需要将***电路以及存储阵列再单独集成为一颗芯片，而是将主控、***电路以及存储阵列通过芯片设计，共同集成为一颗芯片，因此缩小了主控、***电路以及存储阵列所占用的面积，同时不需要利用金属线来进行连接，因此可以提高存储器件的传输速度，并减少存储器件所占用的空间，有利于存储器件的小型化。
Description
技术领域
本申请涉及存储技术领域，特别涉及一种存储器件。
背景技术
存储器件广泛用于各种电子设备。NAND flash是存储器件中的一种，具有存储密度高、功耗低、寿命长、可靠性高等特点。相关技术中，在封装存储器件的时候，通常是将主控芯片与存储介质芯片(通常由***电路和存储阵列集成得到)通过wire-bond或者flipchip等技术进行连接。而这样的连接方式需要通过金线或铜线等来连接两颗芯片，会导致数据的传输速度受到一定的限制，且两颗芯片以及金属线所占据的空间较大，不利于存储器件的小型化。
发明内容
本申请的主要目的是提出一种存储器件，旨在解决相关技术中存储器件的传输速度较低，且存储器件较大的问题。
为实现上述目的，本申请提出的存储器件，包括主控、***电路以及存储阵列，所述***电路为NAND的CMOS***电路，所述主控、所述***电路以及所述存储阵列共同集成在同一颗芯片内，所述主控与所述***电路电连接，且所述主控与所述***电路位于同一层，所述存储阵列与所述***电路电连接，且所述存储阵列不与所述***电路以及所述主控位于同一层。
可选地，所述***电路与所述主控平行设置。
可选地，所述主控设置在所述***电路上。
可选地，所述主控与所述***电路通过metal层连接。
可选地，所述主控与所述***电路通过RDL连接。
可选地，所述主控包括主控I/O，所述***电路包括***电路I/O，所述主控通过所述主控I/O，与所述***电路的所述***电路I/O直接连接。
可选地，所述存储阵列设置在所述***电路的正上方。
可选地，所述主控包括输入接口以及输出接口。
本申请技术方案中，存储器件包括主控、***电路以及存储阵列，通过将主控、***电路以及存储阵列共同集成在同一颗芯片内，并通过将主控与***电路电连接，且主控与***电路位于同一层，通过存储阵列与***电路电连接，且存储阵列不与***电路以及主控位于同一层。相较于现有技术，不需要将主控单独集成为一颗芯片，也不需要将***电路以及存储阵列再单独集成为一颗芯片，而是将主控、***电路以及存储阵列通过芯片设计，共同集成为一颗芯片，因此缩小了主控、***电路以及存储阵列所占用的面积，同时不需要利用金属线来进行连接，因此可以提高存储器件的传输速度，并减少存储器件所占用的空间，有利于存储器件的小型化。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本申请一种存储器件的一种结构示意图；
图2为本申请一种存储器件的另一种结构示意图。
附图标号说明：
1、存储器件；11、主控；12、***电路；13、存储阵列。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，当元件被称为“固定于”或“设置于”另一个部件上，它可以直接在另一个部件上或者间接设置在另一个部件上；当一个部件被称为是“连接于”另一个部件，它可以是直接连接到另一个部件或间接连接至另一个部件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或部件必须具有特定的方位.以特定的方位构造和操作，因此不能理解为对本申请的限制。
另外，若本申请实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，若全文中出现的“和/或”的含义为，包括三个并列的方案，以“A和/或B”为例，包括A方案，或B方案，或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。
存储器件广泛用于各种电子设备。NAND flash是存储器件中的一种，具有存储密度高、功耗低、寿命长、可靠性高等特点。相关技术中，在封装存储器件的时候，通常是将主控芯片与存储介质芯片(通常由***电路和存储阵列集成得到)通过wire-bond或者flipchip等技术进行连接。而这样的连接方式需要通过金线或铜线等来连接两颗芯片，会导致数据的传输速度受到一定的限制，且两颗芯片以及金属线所占据的空间较大，不利于存储器件的小型化。
有鉴于此，本申请提出一种存储器件，不需要将主控单独集成为一颗芯片，也不需要将***电路以及存储阵列再单独集成为一颗芯片，而是将主控、***电路以及存储阵列通过芯片设计，共同集成为一颗芯片，因此缩小了主控、***电路以及存储阵列所占用的面积，同时不需要利用金属线来进行连接，因此可以提高存储器件的传输速度，并减少存储器件所占用的空间，有利于存储器件的小型化。
具体的，参考图1及图2，上述存储器件1可以包括主控11、***电路12以及存储阵列13。
其中，***电路为NAND的CMOS***电路。主控11、***电路12以及存储阵列13共同集成在同一颗芯片内，主控11与***电路12电连接，且主控11与所述***电路12位于同一层，存储阵列13与***电路12电连接，且存储阵列13不与***电路12以及主控11位于同一层。
具体的，主控11可以用于控制和管理存储器件1的各个部分，包括数据的读取、写入、擦除等操作。***电路12可以用于提供电源和信号的接口，以确保存储器件1的正常运行。存储阵列13可以用于存储数据，其由多个存储单元组成，每个存储单元可以存储一个数据块。当需要读取或写入数据时，主控11可以通过***电路12与存储阵列13进行通信，实现对数据的操作。
可以理解的是，主控11、***电路12以及存储阵列13共同集成在同一颗芯片内。因此本申请相较于现有技术，不需要将主控11单独集成为一颗芯片，也不需要将***电路12以及存储阵列13再单独集成为一颗芯片，而是将主控11、***电路12以及存储阵列13共同集成在同一颗芯片内，缩小了主控11、***电路12以及存储阵列13所占用的面积。
此外，主控11与***电路12电连接，且主控11与***电路12位于同一层，可以使主控11与***电路12进行通信，且减少了主控11与***电路12之间的距离，进一步缩小了主控11与***电路12所占用的面积。
同时，存储阵列13与***电路12电连接，且存储阵列13不与***电路12以及主控11位于同一层，这种设置可以节省存储器件1的面积和高度，并获得更好的稳定性。
本申请技术方案中，存储器件1包括主控11、***电路12以及存储阵列13，通过将主控11、***电路12以及存储阵列13共同集成在同一颗芯片内，并通过将主控11与***电路12电连接，且主控11与***电路12位于同一层，通过存储阵列13与***电路12电连接，且存储阵列13不与***电路12以及主控11位于同一层。相较于现有技术，不需要将主控11单独集成为一颗芯片，也不需要将***电路12以及存储阵列13再单独集成为一颗芯片，而是将主控11、***电路12以及存储阵列13共同集成为一颗芯片，因此缩小了主控11、***电路12以及存储阵列13所占用的面积，同时不需要利用金属线来进行连接，因此可以提高存储器件1的传输速度，并减少存储器件1所占用的空间，有利于存储器件1的小型化。
如图1所示，在本申请的一些实施方式中，***电路12与主控11平行设置。
在本申请的实施方式中，需要了解的是，***电路12通常是在晶圆上加工得到的，在一些场景中，当在晶圆上加工完***电路12后，晶圆上的剩余空间可能很少，因此本申请实施方式将***电路12与主控11平行设置，也即***电路12与主控11不是在同一块晶圆上加工得到的。将***电路12与主控11平行设置，可以实现更高效的电子信号传输。
如图2所示，在本申请的另一些实施方式中，主控11设置在***电路12上。
在本申请的实施方式中，在一些场景中，当在晶圆上加工完***电路12后，晶圆上可能有较多的剩余空间，此时可以将主控11设置在***电路12上，也即将主控11设置在***电路12所在晶圆的剩余空间处，可以进一步缩短主控11与***电路12之间的距离，从而实现更高效的控制和信号传输，以及进一步减少主控11与***电路12所占的面积。
在本申请的一些具体实施方式中，主控11与***电路12通过metal层连接。
在本申请的实施方式中，主控11与***电路12可以通过metal层(金属层)进行连接。metal层通常位于存储器件1的内部，可以用于传输电子信号和控制信号。通过这种方式，主控11可以与***电路12进行通信，进而实现对存储器件1的控制和管理。主控11与***电路12通过metal层连接，有助于实现更高效的数据传输和控制信号传递。
在本申请的一些具体实施方式中，主控11与***电路12通过RDL连接。
在本申请的实施方式中，主控11可以通过RDL与***电路12连接。RDL层是一种物理结构层，通常位于存储器件1的内部，可以用于连接不同层或组件。在RDL层中，主控11和***电路12可以通过特定的RDL线路或连接点来实现连接。这些RDL线路或连接点可以传输电子信号和控制信号，使得主控11能够与***电路12进行通信和交互。
在本申请的一些具体实施方式中，主控11包括主控11I/O，***电路12包括***电路I/O，主控11通过主控11I/O，与***电路12的***电路I/O直接连接。
在本申请的实施方式中，主控11与***电路12可以进行I/O直连。通过各自的输入/输出端口实现直接连接，具体可以通过焊接或其他连接技术将主控11I/O与***电路I/O连接在一起。
在本申请的一些具体实施方式中，存储阵列13设置在***电路12的正上方。
在本申请的实施方式中，通过将存储阵列13设置在***电路12的正上方，也即将存储阵列13设置在***电路12和主控11所在层的上层，可以实现更高的存储密度和更快的存储访问速度。
在本申请的一些具体实施方式中，主控11包括输入接口以及输出接口。
在本申请的实施方式中，主控11上可以设置有输入接口以及输出接口，可以通过输入接口以及输出接与外部元器件进行数据通信，有助于实现数据和控制信号的输入和输出功能。
以上所述仅为本申请的可选实施例，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。
Claims (8)
1.一种存储器件，其特征在于，包括主控、***电路以及存储阵列，所述***电路为NAND的CMOS***电路，所述主控、所述***电路以及所述存储阵列共同集成在同一颗芯片内，所述主控与所述***电路电连接，且所述主控与所述***电路位于同一层，所述存储阵列与所述***电路电连接，且所述存储阵列不与所述***电路以及所述主控位于同一层。
2.如权利要求1所述的存储器件，其特征在于，所述***电路与所述主控平行设置。
3.如权利要求1所述的存储器件，其特征在于，所述主控设置在所述***电路上。
4.如权利要求1所述的存储器件，其特征在于，所述主控与所述***电路通过metal层连接。
5.如权利要求1所述的存储器件，其特征在于，所述主控与所述***电路通过RDL连接。
6.如权利要求1所述的存储器件，其特征在于，所述主控包括主控I/O，所述***电路包括***电路I/O，所述主控通过所述主控I/O，与所述***电路的所述***电路I/O直接连接。
7.如权利要求1所述的存储器件，其特征在于，所述存储阵列设置在所述***电路的正上方。
8.如权利要求1所述的存储器件，其特征在于，所述主控包括输入接口以及输出接口。
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