CN117577691B - 一种具有终端结构的半导体器件及其制造方法 - Google Patents

一种具有终端结构的半导体器件及其制造方法 Download PDF

Info

Publication number
CN117577691B
CN117577691B CN202410060740.8A CN202410060740A CN117577691B CN 117577691 B CN117577691 B CN 117577691B CN 202410060740 A CN202410060740 A CN 202410060740A CN 117577691 B CN117577691 B CN 117577691B
Authority
CN
China
Prior art keywords
conductivity type
trench
highly doped
major surface
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202410060740.8A
Other languages
English (en)
Other versions
CN117577691A (zh
Inventor
宝拉·迪亚兹·雷戈萨
尼克·吉尔·施耐德
拉尔斯·诺尔·克里斯蒂安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Swiss Semiconductor Technology Co ltd
Saijing Asia Pacific Semiconductor Technology Zhejiang Co ltd
Original Assignee
Swiss Semiconductor Technology Co ltd
Saijing Asia Pacific Semiconductor Technology Zhejiang Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Swiss Semiconductor Technology Co ltd, Saijing Asia Pacific Semiconductor Technology Zhejiang Co ltd filed Critical Swiss Semiconductor Technology Co ltd
Priority to CN202410060740.8A priority Critical patent/CN117577691B/zh
Publication of CN117577691A publication Critical patent/CN117577691A/zh
Application granted granted Critical
Publication of CN117577691B publication Critical patent/CN117577691B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种具有终端结构的半导体器件及其制造方法，半导体器件包括：第一主表面和第二主表面，第二主表面与第一主表面相对；第一导电类型的漂移区，第一导电类型的漂移区设于第一主表面和第二主表面之间；至少一个沟槽对，沟槽对由第一主表面延伸至第一导电类型的漂移区中；沟槽中填充或不填充导电材料；沟槽电连接或不电连接至接触金属；第二导电类型的高掺杂层，第二导电类型的高掺杂层设于一个沟槽对中间，第二导电类型的高掺杂层在蚀刻沟槽对之后进行扩散。在蚀刻沟槽对之后扩散第二导电类型的高掺杂注入层，在沟槽对的侧壁的引导下，可确保该层的垂直扩散得到更好的控制，防止掺杂离子沉积在沟槽底部下方。

Description

一种具有终端结构的半导体器件及其制造方法
技术领域
本发明属于半导体技术领域，具体涉及一种具有终端结构的半导体器件及其制造方法。
背景技术
功率半导体器件通常包括有源区单元和围绕有源区单元的终端区，该终端区电隔离并保护器件免受高电压的影响。目前，为了在减小终端区的尺寸的同时提高器件的击穿能力，多种终端结构已被开发。缩小终端区域的好处是可以扩大有源单元区域，这有利于降低导通电阻，因此可以减少导通损耗。在终端区域中使用沟槽结构而不是传统的p+环型（如图10所示），可以实现终端区域的显著减小。除了终端结构之外，仍然需要改进功率器件的制造方法，以确保在使用最低数量的掩模工艺的同时对工艺进行良好的控制。
在美国专利No.8686468中披露的终端结构包括在终端处的宽沟槽和具有优异电压击穿能力的间隔物状栅极结构。然而，当制造所描述的终端区域结构时，为节省主体掩模，在有源区域中蚀刻多个沟槽之前外延形成用于形成P主体区域的P型掺杂区域，会导致在牺牲氧化层的生长步骤期间硼沿着沟槽侧壁偏析。这会导致击穿现象漏洞。
为了克服上述问题，在美国专利No.7612407中披露了另一种宽沟槽场板半导体功率器件，其中在形成多个沟槽之后通过离子注入步骤形成P+型区。该具有宽沟槽的终端区域结构在离子注入工艺形成P+型区之前形成。因此，P+型区将不会被设置在宽沟槽的沟槽底部下方，因为氧化物层充当体离子注入阻挡层，在终端区域结构中维持高击穿电压。一个改进是，沟槽式场板不仅沿着沟槽侧壁形成，而且在宽终端沟槽的沟槽底部上形成，以防止P+离子被注入沟槽底部下方。其他一些研究声称，在沟槽下植入p+环有利于抵御高电场。
在US15/425235中公开了一种包括具有介电材料并用导电材料填充的多个沟槽结构作为沟槽屏蔽电极的终端区域，其中P+掺杂区域围绕部分沟槽的底部，并且在顶表面的场电极附近形成P掺杂体层，其被延伸直到到达下一个沟槽。然而，P+扩散层的深度不受控制。
还存在常规的终端结构，包括硅层的局部氧化（LOCOS）、场板和P+掺杂的保护环或它们的组合。LOCOS会导致电场拥挤现象，从而增加漏电流。传统的p+保护环是以需要大的终端面积和需要额外的掩模为代价的坚固的终端区域。
发明内容
本发明解决的技术问题是提供一种具有终端结构的半导体器件及其制造方法，在扩散第二导电类型的高掺杂注入之前蚀刻沟槽对，第二导电类型的高掺杂层被包围于沟槽对中，制造时，在蚀刻沟槽对之后扩散第二导电类型的高掺杂注入层时，在沟槽对的侧壁的引导下，可确保该层的垂直扩散得到更好的控制，防止掺杂离子沉积在沟槽底部下方。
为了解决上述问题，本发明的一个方面提供一种具有终端结构的半导体器件，包括：
第一主表面和第二主表面，所述第二主表面与所述第一主表面相对；
第一导电类型的漂移区，所述第一导电类型的漂移区设于所述第一主表面和所述第二主表面之间；
至少一个沟槽对，所述沟槽对的沟槽由所述第一主表面延伸至所述第一导电类型的漂移区中；所述沟槽中填充或不填充导电材料；所述沟槽电连接或不电连接至接触金属；
第二导电类型的高掺杂层，所述第二导电类型的高掺杂层设于一个沟槽对中间；
所述第二导电类型的高掺杂层在蚀刻所述沟槽对之后进行扩散。
优选地，所述半导体器件进一步包括多个沟槽对，多个沟槽对之间间隔固定距离或可变距离，沟槽对中间夹持有所述第二导电类型的高掺杂层，所述第二导电类型的高掺杂层连接或不连接至接触金属。
优选地，沟槽对中的沟槽之间的距离小于沟槽对与相邻的沟槽对之间的距离。
优选地，所述第二导电类型的高掺杂层形成第二导电类型的高掺杂浮空区，且所述第二导电类型的高掺杂浮空区的深度等于或大于所述沟槽的深度。
优选地，具有终端结构的半导体器件还包括：
第二导电类型的第一高掺杂体区，所述第二导电类型的第一高掺杂体区设于所述第一主表面的下方，并且在所述沟槽对的两侧边缘设置所述第二导电类型的第一高掺杂体区或仅在所述沟槽对的一侧边缘设置所述第二导电类型的第一高掺杂体区，所述第二导电类型的第一高掺杂体区的深度小于所述沟槽的深度。
优选地，具有终端结构的半导体器件还包括：
第一导电类型半导体的增强层，所述第一导电类型半导体的增强层设于所述第一主表面的下方，所述第一导电类型半导体的增强层的掺杂浓度高于所述第一导电类型的漂移区的掺杂浓度，且低于所述第二导电类型的高掺杂浮空区的掺杂浓度；所述第一导电类型半导体的增强层的深度等于或小于所述沟槽的深度。
优选地，所述第二导电类型的高掺杂层形成第二导电类型的第二高掺杂体区，且所述第二导电类型的第二高掺杂体区设于所述第一主表面的下方，位于一对沟槽对中间，并且延伸或不延伸至所述沟槽的一侧，所述第二导电类型的第二高掺杂体区的深度小于所述沟槽的深度；
所述沟槽的底部还设有第二导电类型的高掺杂环区。
优选地，第一导电类型半导体的增强层，所述第一导电类型半导体的增强层设于所述第一主表面的下方，所述第一导电类型半导体的增强层的掺杂浓度高于所述第一导电类型的漂移区的掺杂浓度；所述第一导电类型半导体的增强层的深度等于或小于所述沟槽的深度。
本发明的另一方面提供一种上述的具有终端结构的半导体器件的制造方法：
包括在扩散包围在沟槽对中的第二导电类型的高掺杂层之前蚀刻沟槽。
优选地，第二导电类型的高掺杂浮空区的扩散时间大于第一导电类型半导体的低掺杂区的扩散时间。
本发明与现有技术相比，具有以下有益效果：
本发明的具有终端结构的半导体器件，在终端区域中使用沟槽结构而不是传统的p+环型，可以实现终端区域的显著减小，缩小终端区域可以扩大有源单元区域，从而有利于降低导通电阻，减少导通损耗，该具有终端结构的半导体器件允许使用较小的硅终端面积。
本发明的具有终端结构的半导体器件，适用于终端区，该具有终端结构的半导体器件，在扩散第二导电类型的高掺杂注入之前蚀刻沟槽对，具体可以为先注入第二导电类型的高掺杂，然后沟槽蚀刻，最后扩散第二导电类型的高掺杂；也可以先沟槽蚀刻，然后注入第二导电类型的高掺杂，再扩散第二导电类型的高掺杂，由此，第二导电类型的高掺杂层被包围于沟槽对中，制造时，在蚀刻沟槽对之后扩散第二导电类型的高掺杂注入层时，在沟槽对的侧壁的引导下，可确保该层的垂直扩散得到更好的控制，防止掺杂离子沉积在沟槽底部下方。
本发明的具有终端结构的半导体器件的制造方法，在蚀刻沟槽对之后，扩散第二导电材料的高掺杂注入层，在沟槽对的侧壁的引导下，可确保该层的垂直扩散得到更好的控制，防止高掺杂离子沉积在沟槽底部下方，在沟槽底部下方不受控制地扩散，这种不受控制的扩散可能会导致穿孔故障。
附图说明
图1是本发明实施例所述的具有终端结构的半导体器件的纵截面图；
图2是本发明实施例所述的具有终端结构的半导体器件的横截面图；
图3是本发明实施例所述的具有终端结构的半导体器件的三种实施方式的纵截面图，其中，a.沟槽可以用硅、氧化物或其他隔离材料填充；b.沟槽不电连接到接触金属；c.沟槽电连接到接触金属；
图4是本发明实施例1所述的具有终端结构的半导体器件的纵截面图；
图5是本发明实施例2所述的具有终端结构的半导体器件的纵截面图；
图6是本发明实施例3所述的具有终端结构的半导体器件的纵截面图；
图7是本发明实施例4所述的具有终端结构的半导体器件的纵截面图；
图8是本发明实施例5所述的具有终端结构的半导体器件的纵截面图；
图9是本发明实施例6所述的具有终端结构的半导体器件的制造方法的工艺步骤图；
图10是传统的终端区域中使用p+环型的半导体器件的纵截面图。
其中：1-第一导电类型的漂移区；2-沟槽对；3-导电材料；4-接触金属；5-第二导电类型的高掺杂层；6-绝缘材料；7-掩膜；8-掩膜；101- N-漂移区；102-沟槽对；103-导电材料；104-高掺杂P+浮空区；105-高掺杂P+体区；106-高掺杂P+环区；107-绝缘材料。
具体实施方式
下面将结合本发明的实施例，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例的一个方面提供一种具有终端结构的半导体器件，该半导体器件可以是具有多个沟槽结构的有源区的沟槽MOSFET、沟槽IGBT或类似器件。该终端结构可以应用于有源区中的沟槽型结构，因为制造步骤可以被组合，也可以应用于在有源区中平面DMOS型结构，假设额外的掩模层值得新终端设计的面积减小。
如图1、图2所示，本发明实施例的一个方面提供一种具有终端结构的半导体器件，包括：
第一主表面和第二主表面，第二主表面与第一主表面相对；
第一导电类型的漂移区1，第一导电类型的漂移区1设于第一主表面和第二主表面之间；
至少一个沟槽对，沟槽对的沟槽由第一主表面垂直延伸至第一导电类型的漂移区1中；沟槽中填充或不填充导电材料3；沟槽电连接（如图3中b所示）或不电连接（如图3中c所示）至接触金属4；
第二导电类型的高掺杂层5，第二导电类型的高掺杂层5设于一个沟槽对中间；
第二导电类型的高掺杂层在蚀刻沟槽对之后进行扩散。
本发明的具有终端结构的半导体器件，在终端区域中使用沟槽结构而不是传统的p+环型，可以实现终端区域的显著减小，缩小终端区域可以扩大有源单元区域，从而有利于降低导通电阻，减少导通损耗，该具有终端结构的半导体器件允许使用较小的硅终端面积。
本发明的具有终端结构的半导体器件，适用于有源区和终端区，该具有终端结构的半导体器件，在扩散第二导电类型的高掺杂注入之前蚀刻沟槽对，第二导电类型的高掺杂层被包围于沟槽对中，制造时，在蚀刻沟槽对之后扩散第二导电类型的高掺杂注入层时，在沟槽对的侧壁的引导下，可确保该层的垂直扩散得到更好的控制，防止掺杂离子沉积在沟槽底部下方。
其中，沟槽2可以用导电材料填3充以形成屏蔽电极（如图3中a所示），并被绝缘材料6隔离，导电材料3包括但不限于硅、氧化物、其组合或其它可形成屏蔽电极的导电材料。屏蔽电极和源极/漏极接触之间的连接可以采用不限于诸如铝的导电材料制备。沟槽终端结构（例如沟槽之间的间距）形成的方式是，电场以均匀的方式逐渐减小，直到半导体表面。
其中，第一导电类型的漂移区可以为N-漂移区；第二导电类型的高掺杂层可以为P+高掺杂层。
在一些实施方式中，具有终端结构的半导体器件进一步包括多个沟槽对，多个沟槽对之间间隔固定距离或可变距离，沟槽对中间夹持有第二导电类型的高掺杂层，第二导电类型的高掺杂层连接（如图1、图2所示右侧结构）或不连接（如图1、图2所示左侧结构）至接触金属。其中，第二导电类型高掺杂层可以是第二导电类型的高掺杂浮空区（例如P+浮空区）、第二导电类型的高掺杂体区（例如P+体区）。
在一些实施方式中，如图1所示，沟槽对中的沟槽之间的距离d1小于沟槽对与相邻的沟槽对之间的距离d2。
作为一种实施方式，第二导电类型的高掺杂层5形成第二导电类型的高掺杂浮空区，且第二导电类型的高掺杂浮空区的深度等于或大于沟槽的深度。第二导电类型的高掺杂浮空区例如可以是P+浮空区。
优选地，具有终端结构的半导体器件还包括：
第二导电类型的第一高掺杂体区，第二导电类型的第一高掺杂体区设于第一主表面的下方，并且在沟槽对的两侧边缘设置第二导电类型的第一高掺杂体区或仅在沟槽对的一侧边缘设置第二导电类型的第一高掺杂体区，第二导电类型的第一高掺杂体区的深度小于沟槽的深度。第二导电类型的第一高掺杂体区可以是P+体区。
优选地，具有终端结构的半导体器件还包括：
第一导电类型半导体的增强层，第一导电类型半导体的增强层设于第一主表面的下方，第一导电类型半导体的增强层的掺杂浓度高于第一导电类型的漂移区的掺杂浓度；第一导电类型半导体的增强层的深度等于或小于沟槽的深度。第一导电类型半导体的增强层例如N增强层。
作为另一种实施方式，第二导电类型的高掺杂层5形成第二导电类型的第二高掺杂体区，且第二导电类型的第二高掺杂体区设于第一主表面的下方，位于一对沟槽对中间，并且延伸或不延伸至沟槽的一侧，第二导电类型的第二高掺杂体区的深度小于沟槽的深度；沟槽的底部还设有第二导电类型的高掺杂环区。第二导电类型的第二高掺杂体区例如P+体区；第二导电类型的高掺杂环区例如P+环区。在沟槽底部设置第二导电类型的高掺杂区域，以保护氧化物免受高电场的影响。
优选地，具有终端结构的半导体器件还包括：第一导电类型半导体的增强层，第一导电类型半导体的增强层设于第一主表面的下方，第一导电类型半导体的增强层的掺杂浓度高于第一导电类型的漂移区的掺杂浓度；第一导电类型半导体的增强层的深度等于或小于沟槽的深度。第一导电类型半导体的增强层例如N增强层。
本发明实施例的另一方面提供一种上述的具有终端结构的半导体器件的制造方法：
包括在扩散包围在沟槽对中的第二导电类型的层之前蚀刻沟槽。
本发明实施例的具有终端结构的半导体器件的制造方法，在蚀刻沟槽对之后，扩散第二导电材料的高掺杂注入层，在沟槽对的侧壁的引导下，可确保该层的垂直扩散得到更好的控制，防止高掺杂离子沉积在沟槽底部下方，在沟槽底部下方不受控制地扩散，这种不受控制的扩散可能会导致穿孔故障。
在一些实施方式中，具有终端结构的半导体器件的制造方法进一步包括：
提供第一导电类型的漂移区；
注入第二导电类型的高掺杂；
蚀刻至少一个沟槽对；
扩散第二导电类型的高掺杂注入层；或，
提供第一导电类型的漂移区；
蚀刻至少一个沟槽对；
注入第二导电类型的高掺杂；
扩散第二导电类型的高掺杂注入层。
其中，第二导电类型的高掺杂可以为第二导电类型的高掺杂浮空区、第二导电类型的高掺杂体区。
在一些实施方式中，具有终端结构的半导体器件的制造方法还包括：
在扩散第一导电类型半导体的低掺杂注入层之前蚀刻沟槽对。第一导电类型半导体的低掺杂注入层的深度与沟槽的深度相同或更小。第一导电类型半导体的低掺杂注入层的掺杂浓度大于第一导电类型的漂移区，小于第二导电类型的高掺杂注入层的掺杂浓度。
在一些实施方式中，具有终端结构的半导体器件的制造方法还包括：
在沟槽的底部设置第二导电类型的高掺杂环区。
在一些实施方式中，第二导电类型的高掺杂浮空区的扩散时间大于第一导电类型半导体的低掺杂区的扩散时间。
在一些实施方式中，沟槽对可以与LOCOS组合。
其中，形成功率半导体的MOS沟道、源极区、接触和背面的其他工艺不属于本发明的范围，可以通过已公开的现有技术来实现。
实施例1
如图4所示，为本发明的一种实施方式，本实施例的具有终端结构的半导体器件，在沟槽对中间形成P+浮空区，包括：
第一主表面和第二主表面，第二主表面与第一主表面相对；
N-漂移区101，N-漂移区101设于第一主表面和第二主表面之间；
沟槽对102，沟槽对由第一主表面垂直延伸至N-漂移区101中；沟槽中填充有导电材料硅、氧化物或其组合103，并被绝缘材料107隔离；沟槽电连接或不电连接至接触金属；
高掺杂P+浮空区104，高掺杂P+浮空区104设于沟槽对102之间，且高掺杂P+浮空区104的深度大于或等于沟槽的深度。
该实施例的具有终端结构的半导体器件，还可以包括N-增强层，即在第一主表面的下方设置掺杂浓度比N-漂移区101更高，比高掺杂P+浮空区更低的N-增强层，N-增强层的深度与沟槽一样或小于沟槽的深度。
实施例2
如图5所示，本实施例的具有终端结构的半导体器件，除具有实施例1的半导体器件的结构之外，还具有浅P+体表面环和深P+浮空区的组合，即还在沟槽对的两侧边缘均设置高掺杂P+体区105，高掺杂P+体区105设于第一主表面的下方。高掺杂P+体区105的深度小于沟槽结构的深度。
实施例3
如图6所示，本实施例的具有终端结构的半导体器件，除具有实施例1的半导体器件的结构之外，还具有浅P+体表面环和深P+浮空区的组合，即还在沟槽对的一侧边缘设置高掺杂P+体区105，高掺杂P+体区105设于第一主表面的下方。高掺杂P+体区105的深度小于沟槽结构的深度。
实施例4
如图7所示，本实施例的具有终端结构的半导体器件，在沟槽的底部具有第二导电类型的高掺杂环区，以保护氧化物免受高电场的影响，并与表面P+体区相结合，该区域延伸并出现在一对沟槽的一侧，具体包括：
第一主表面和第二主表面，第二主表面与第一主表面相对；
N-漂移区101，N-漂移区101设于第一主表面和第二主表面之间；
沟槽对102，沟槽对由第一主表面垂直延伸至N-漂移区101中；沟槽中填充有导电材料硅、氧化物或其组合103, 并被绝缘材料107隔离；沟槽电连接或不电连接至接触金属；
高掺杂P+体区105，高掺杂P+体区105设于第一主表面的下方，位于沟槽对102中间，并延伸至沟槽的一侧，高掺杂P+体区105的深度小于沟槽的深度；
高掺杂P+环区106，设于沟槽的底部。
该实施例的具有终端结构的半导体器件，还可以包括N-增强层，即在第一主表面的下方设置掺杂浓度比N-漂移区101更高，比高掺杂P+体区更低的N-增强层，N-增强层的深度与沟槽一样或小于沟槽的深度，且大于高掺杂P+体区105的深度。
实施例5
如图8所示，本实施例的具有终端结构的半导体器件，在沟槽底部具有第二导电类型的高掺杂环区，以保护氧化物免受高电场的影响，并且与布置在沟槽对中间的第二导电型体区相结合，具体包括：
第一主表面和第二主表面，第二主表面与第一主表面相对；
N-漂移区101，N-漂移区101设于第一主表面和第二主表面之间；
沟槽对102，沟槽对由第一主表面延伸至N-漂移区101中；沟槽中填充有导电材料硅或氧化物103；沟槽电连接或不电连接至接触金属；
高掺杂P+体区105，高掺杂P+体区105设于沟槽对102中间，高掺杂P+体区105的深度小于沟槽的深度；
高掺杂P+环区106，设于沟槽的底部。
实施例6
如图9所示，本实施例的具有终端结构的半导体器件的制造方法，包括以下步骤：
（1）提供N-漂移区，其布置在源极/发射极侧和漏极/集电极侧之间；
（2）掩膜，并通过注入将高掺杂P+层引入半导体子态中，形成高掺杂P+注入层，该层布置在发射极/源极电极处，并且可以与发射极/漏极电极隔离或直接接触（如图9中a）；
（3）掩膜，并蚀刻多个沟槽对，然后去除掩膜（如图9中b、c）；其中，每个沟槽通过绝缘层与高掺杂P+注入层、源极/漏极和漂移区隔离，沟槽也可以与源极/漏极和/或高掺杂P+注入层接触；高掺杂P+注入层被包围在一对沟槽对中间，即高掺杂P+注入层没有被注入在各沟槽对之间的间隔中；
（4）扩散高掺杂P+注入层，其深度比沟槽更深或与沟槽深度相同，其被包围在一对沟槽对中间（如图9中d）；
（5）注入N-增强层（如图9中e）；
（6）扩散N-增强层（如图9中f）。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (7)

1.一种具有终端结构的半导体器件，其特征在于，包括：
第一主表面和第二主表面，所述第二主表面与所述第一主表面相对；
第一导电类型的漂移区，所述第一导电类型的漂移区设于所述第一主表面和所述第二主表面之间；
多个沟槽对，所述沟槽对的沟槽由所述第一主表面延伸至所述第一导电类型的漂移区中；所述沟槽中填充或不填充导电材料；所述沟槽电连接或不电连接至接触金属；
第二导电类型的高掺杂层，所述第二导电类型的高掺杂层设于每对沟槽对中间；
所述第二导电类型的高掺杂层在蚀刻所述沟槽对之后进行扩散；
多个沟槽对之间间隔固定距离或可变距离，沟槽对中间夹持有所述第二导电类型的高掺杂层，所述第二导电类型的高掺杂层连接或不连接至接触金属；
沟槽对中的沟槽之间的距离小于沟槽对与相邻的沟槽对之间的距离。
2.根据权利要求1所述的具有终端结构的半导体器件，其特征在于：
所述第二导电类型的高掺杂层形成第二导电类型的高掺杂浮空区，且所述第二导电类型的高掺杂浮空区的深度等于或大于所述沟槽的深度。
3.根据权利要求2所述的具有终端结构的半导体器件，其特征在于，还包括：
第二导电类型的第一高掺杂体区，所述第二导电类型的第一高掺杂体区设于所述第一主表面的下方，并且在所述沟槽对的两侧边缘设置所述第二导电类型的第一高掺杂体区或仅在所述沟槽对的一侧边缘设置所述第二导电类型的第一高掺杂体区，所述第二导电类型的第一高掺杂体区的深度小于所述沟槽的深度。
4.根据权利要求3所述的具有终端结构的半导体器件，其特征在于，还包括：
第一导电类型半导体的增强层，所述第一导电类型半导体的增强层设于所述第一主表面的下方，所述第一导电类型半导体的增强层的掺杂浓度高于所述第一导电类型的漂移区的掺杂浓度，且低于所述第二导电类型的高掺杂浮空区的掺杂浓度；所述第一导电类型半导体的增强层的深度等于或小于所述沟槽的深度。
5.根据权利要求1所述的具有终端结构的半导体器件，其特征在于：
所述第二导电类型的高掺杂层形成第二导电类型的第二高掺杂体区，且所述第二导电类型的第二高掺杂体区设于所述第一主表面的下方， 位于一对沟槽对中间，并且延伸或不延伸至所述沟槽的一侧，所述第二导电类型的第二高掺杂体区的深度小于所述沟槽的深度；
所述沟槽的底部还设有第二导电类型的高掺杂环区。
6.根据权利要求5所述的具有终端结构的半导体器件，其特征在于，还包括：
第一导电类型半导体的增强层，所述第一导电类型半导体的增强层设于所述第一主表面的下方，所述第一导电类型半导体的增强层的掺杂浓度高于所述第一导电类型的漂移区的掺杂浓度；所述第一导电类型半导体的增强层的深度等于或小于所述沟槽的深度。
7.一种如权利要求1-6中任一项所述的具有终端结构的半导体器件的制造方法，其特征在于：
包括在扩散包围在沟槽对中的第二导电类型的高掺杂层之前蚀刻沟槽。
CN202410060740.8A 2024-01-16 2024-01-16 一种具有终端结构的半导体器件及其制造方法 Active CN117577691B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202410060740.8A CN117577691B (zh) 2024-01-16 2024-01-16 一种具有终端结构的半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202410060740.8A CN117577691B (zh) 2024-01-16 2024-01-16 一种具有终端结构的半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN117577691A CN117577691A (zh) 2024-02-20
CN117577691B true CN117577691B (zh) 2024-05-24

Family

ID=89884881

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202410060740.8A Active CN117577691B (zh) 2024-01-16 2024-01-16 一种具有终端结构的半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN117577691B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173319A (ja) * 2005-12-19 2007-07-05 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
CN103247681A (zh) * 2012-02-02 2013-08-14 万国半导体股份有限公司 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
CN103579346A (zh) * 2012-07-30 2014-02-12 万国半导体股份有限公司 用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法
CN108336016A (zh) * 2018-02-12 2018-07-27 吉林华微电子股份有限公司 半导体器件沟槽内场板埋层终端结构及制造方法
CN214797420U (zh) * 2021-01-11 2021-11-19 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006036347B4 (de) * 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
DE102014108966B4 (de) * 2014-06-26 2019-07-04 Infineon Technologies Ag Halbleitervorrichtung mit thermisch gewachsener Oxidschicht zwischen Feld- und Gateelektrode und Herstellungsverfahren

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173319A (ja) * 2005-12-19 2007-07-05 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
CN103247681A (zh) * 2012-02-02 2013-08-14 万国半导体股份有限公司 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
CN103579346A (zh) * 2012-07-30 2014-02-12 万国半导体股份有限公司 用于高压场平衡金属氧化物场效应晶体管的端接结构及其制备方法
CN108336016A (zh) * 2018-02-12 2018-07-27 吉林华微电子股份有限公司 半导体器件沟槽内场板埋层终端结构及制造方法
CN214797420U (zh) * 2021-01-11 2021-11-19 杭州士兰集昕微电子有限公司 逆导型绝缘栅双极型晶体管

Also Published As

Publication number Publication date
CN117577691A (zh) 2024-02-20

Similar Documents

Publication Publication Date Title
US7923804B2 (en) Edge termination with improved breakdown voltage
EP1168455B1 (en) Power semiconductor switching element
EP0948818B1 (en) High density trench dmos transistor with trench bottom implant
US7504307B2 (en) Semiconductor devices including voltage-sustaining space-charge zone and methods of manufacture thereof
EP1066652A2 (en) Trench-gate semiconductor devices and their manufacture
CN111081779B (zh) 一种屏蔽栅沟槽式mosfet及其制造方法
CN109166922B (zh) 一种沟槽型超结功率终端结构及其制备方法
JPWO2003065459A1 (ja) 半導体装置
US20220052170A1 (en) Mosfet with distributed doped p-shield zones under trenches
US20060043434A1 (en) Semiconductor devices and methods of manufacture thereof
CN117497567B (zh) 一种sgtmos器件及其制备方法、芯片
CN107342226B (zh) 超小单元尺寸纵向超结半导体器件的制造方法
US20220352315A1 (en) Semiconductor device and method for producing same
US12027619B2 (en) Semi-SGT MOSFET device and method for making the same
CN117577691B (zh) 一种具有终端结构的半导体器件及其制造方法
CN112635331B (zh) 一种超级结功率器件的制备方法
CN113611598A (zh) 一种***闸型沟槽半导体功率器件的制备方法
KR101361067B1 (ko) 수퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터의 제조 방법
CN114649407B (zh) 一种igbt器件结构
CN117497568B (zh) 具有左右栅结构的sgtmos器件及其制备方法、芯片
CN115966594B (zh) 保护栅极电荷平衡的mosfet器件及其制造方法
CN116799034A (zh) 半导体器件和半导体器件的制造方法
CN116525655A (zh) 一种三维超结ldmos结构及其制作方法
CN117577689A (zh) 场效应半导体器件及其制造方法
CN117594639A (zh) Sgt器件的源极场板引出结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant