CN115966594B - 保护栅极电荷平衡的mosfet器件及其制造方法 - Google Patents

Abstract

本申请涉及一种保护栅极电荷平衡的MOSFET器件，包括衬底、用于形成多层隔离栅阱的第一外延结构、用于形成屏蔽电场的第二外延结构以及与第二外延结构共同形成空间电荷区的第三外延结构。第三外延结构内开设有若干栅极沟槽。通过第二外延结构形成屏蔽电场以保护栅极沟槽的底面电场线密度较高的位置。同时，第二外延结构与第三外延结构组合形成空间电荷区，从而将栅极沟槽底部的电场部分转移至空间电荷区中，以减小栅极沟槽底部的电场，提高MOSFET工作的可靠性，实现较低的开关损耗。最后，通过隔离栅阱减小MOSFET内的JFET效应，与第二外延结构及第三外延结构形成的空间电荷区共同作用以降低MOSFET的导通损耗。

Description

保护栅极电荷平衡的MOSFET器件及其制造方法

技术领域

本申请涉及半导体器件技术领域，特别是涉及一种保护栅极电荷平衡的MOSFET器件及其制造方法。

背景技术

MOSFET为金氧半场效晶体管（Metal Oxide Semiconductor Field EffectTransistor）的简称,是一种广泛使用在模拟电路与数字电路的场效晶体管。MOSFET包括源极、栅极以及漏极，栅极的电荷平衡影响着栅极电压，而栅极电压又决定着源极与漏极之间的导通或断开状态，也影响着整个MOSFET的导通性能以及运行可靠性。

中国专利公开号CN113851524A公开了一种多源MOS管共用栅极电荷平衡芯片结构及其制造方法，结构主要包括漏极衬底、共柵填充体、电荷平衡填充体、多种接触孔结构以及源极覆盖层与柵极覆盖层。源极覆盖层接受由柵极覆盖层连通的共柵填充体的驱动导通到漏极衬底的背面；电荷平衡填充体具有位于共柵填充体底部下方的平衡部以及一体相连位于所述平衡沟槽内的源接触部，形成顶面高低位差。在开槽后一次开孔工序中,当柵极接触孔结构钻设于所述共柵填充体中,平衡柵接触孔结构也钻设于源接触部中，由此使得场效晶体管架构具有MOS管共用柵极底部电荷平衡的效果,稳定的降低漂移层电阻,实现沟槽式MOS管密集化且表面接触孔工艺一步到位。

中国专利公开号CN114242768A公开了一种栅底电荷平衡改善的碳化硅MOSFET器件及制造方法，器件包括:具有电荷平衡柱的外延片结构、嵌埋式栅极结构、位于顶层的源极结构及位于底层的漏极结构,外延片结构的碳化硅外延层上形成有挖槽后的沟道顺从层。利用位于栅极结构两侧的接触沟槽,源极结构与外延片结构形成非平面的欧姆接触。利用位于栅极沟槽与接触沟槽下方的电荷平衡柱且基本由预置叠层阱所构成,以避免电荷平衡柱穿透到外延片结构的碳化硅衬底。具有规范栅底电荷平衡结的底部深度与外形受到比较好的截面柱形的效果,以解决在沟道顺从层的设置基础上导致电荷平衡结不能调整注入浓度与无法形成结侧柱形与结底深度随沟槽深度变化的电性能不稳定缺陷。

发明内容

基于此，有必要针对上述问题，提供一种保护栅极电荷平衡的MOSFET器件，以提高MOSFET器件的可靠性以及导通性能。

一种保护栅极电荷平衡的MOSFET器件，包括：

衬底；

第一外延结构，形成于所述衬底上，在所述第一外延结构内形成多层隔离栅阱；

第二外延结构，形成于所述第一外延结构上；所述第二外延结构具有底端连接所述多层隔离栅阱的连接结，所述连接结的宽度小于所述多层隔离栅阱；

第三外延结构，形成于所述第二外延结构上；所述连接结的顶端连接所述第三外延结构的有源层；所述第三外延结构开设有若干栅极沟槽，所述多层隔离栅阱位于所述栅极沟槽之间，所述栅极沟槽穿设所述第三外延结构，所述栅极沟槽的底面与底面两侧边角位于所述第二外延结构中；所述第三外延结构的表层中形成有源极领域层，所述源极领域层位于所述有源层上；

栅极填充体，设置于所述栅极沟槽内；

层间膜，设置于所述第三外延结构上，以覆盖所述源极领域层；

其中，所述第三外延结构中开设有接触沟槽，以供源极的填入，所述接触沟槽对准于所述连接结并贯穿所述层间膜，所述源极领域层显露于所述接触沟槽的侧壁，所述接触沟槽的底面与底面两侧边角位于所述第三外延结构的有源层中。

通过上述技术方案，第二外延结构能够形成屏蔽电场，展开的屏蔽电场能够保护位于栅极沟槽内的栅极，以缓解由于栅极底面以及底面两侧边角位上密集的电场线产生的电子穿隧效应，导致电荷从栅极底部越过位能障壁产生漏电流增加MOSFET功耗。第三外延结构与第二外延结构组合形成空间电荷区，从而将栅极沟槽底部的电场部分转移至空间电荷区中，以减小栅极沟槽底部的电场，提高MOSFET工作的可靠性，实现较低的开关损耗。隔离栅阱能够减小MOSFET内的JFET效应，与第二外延结构及第三外延结构形成的空间电荷区共同作用以降低MOSFET的导通损耗。

在其中一个实施例中，所述第一外延结构由多层外延层叠加形成，所述第二外延结构的厚度小于所述外延层的厚度。

通过上述技术方案，第一外延结构由多层外延层叠加形成，能够避免第一外延结构内的隔离栅阱由于厚度较深，底部的隔离栅阱精度无法控制导致电性能不稳定以及浓度不可调整的问题。第二外延结构的厚度小于外延层的厚度，使得第二外延结构相对更加容易耗尽以形成屏蔽电场。

在其中一个实施例中，所述第二外延结构中的离子掺杂浓度小于所述外延层的离子掺杂浓度，但不低于所述外延层的离子掺杂浓度的20%。

通过上述技术方案，第二外延结构离子掺杂浓度控制在外延层中离子掺杂浓度的20%，能够使得第二外延结构中的多数载流子快速耗尽以形成屏蔽电场，同时该浓度又足以维持导通时的载流子需求。

在其中一个实施例中，所述栅极沟槽的内壁上形成有栅极氧化层，所述栅极氧化层的底面厚度大于侧面厚度。

通过上述技术方案，栅极沟槽的底面以及底面两侧边角位处的电场线密度较大，相对更容易发生电子穿隧。加厚栅极沟槽底面的栅极氧化层能够防止电荷从该处越过产生漏电流，从而降低MOSFET的导通损耗。

在其中一个实施例中，所述源极包括源极接触层及源极衬垫层，所述源极接触层及所述源极衬垫层依次设置于所述层间膜上。

通过上述技术方案，源极衬垫层用于形成接触电极，以导通外部电路。源极接触层填充于与第三外延结构的接触沟槽以及源极衬垫层之间，以在形成欧姆接触的同时，阻止源极衬垫层的金属原子向第三外延结构方向扩散。

在其中一个实施例中，所述接触沟槽的底面上形成有保护区，所述保护区的离子掺杂浓度大于周围区域的离子掺杂浓度。

通过上述技术方案，接触沟槽用于直接与源极电性接触，因此保护区用高离子掺杂浓度确保源极在接触沟槽内的接触位置有足够的载流子进行电荷传递，防止由于接触沟槽底部的离子向周边扩散导致的载流子数量不足，进而导致接触点导通不良的问题。

在其中一个实施例中，所述连接结与所述隔离栅阱的宽度比范围为0.2-1。

通过上述技术方案，第三外延结构通过连接结连接于隔离栅阱，连接结的宽度设置为隔离栅阱宽度的0.2，既能够保证第三外延结构与隔离栅阱的电性连接，也避免占用第二外延结构的空间，影响屏蔽电场的形成。

本申请还提供一种保护栅极电荷平衡的MOSFET器件的制造方法，包括：

提供衬底；

形成用于设置隔离栅的第一外延结构于所述衬底上，在所述第一外延结构内形成多层隔离栅阱；

形成用于屏蔽电场的第二外延结构于所述第一外延结构上；所述第二外延结构具有底端连接所述多层隔离栅阱的连接结，所述连接结的宽度小于所述多层隔离栅阱；

形成用于提供沟道的第三外延结构于所述第二外延结构上；所述连接结的顶端连接所述第三外延结构的有源层；

由所述第三外延结构的上表面开设若干栅极沟槽，所述多层隔离栅阱位于所述栅极沟槽之间，所述栅极沟槽穿设所述第三外延结构，所述栅极沟槽的底面与底面两侧边角位于所述第二外延结构中；

设置栅极填充体于所述栅极沟槽内；

形成源极领域层于所述第三外延结构的表层中，所述源极领域层位于所述有源层上；

设置层间膜于所述第三外延结构上，以覆盖所述源极领域层；

开设接触沟槽于所述第三外延结构中，以供源极层的填入，所述接触沟槽对准于所述连接结并贯穿所述层间膜，所述源极领域层显露于所述接触沟槽的侧壁，所述接触沟槽的底面与底面两侧边角位于所述第三外延结构的有源层中。

通过上述技术方案，在第一外延结构内设置多层隔离栅阱，在第一外延结构上形成第二外延结构以产生屏蔽电场，展开的屏蔽电场能够保护位于栅极沟槽内的栅极，以缓解由于栅极底面以及底面两侧边角位上密集的电场线产生的电子穿隧效应，导致电荷从栅极底部越过位能障壁产生漏电流增加MOSFET功耗。第三外延结构与第二外延结构组合形成空间电荷区，从而将栅极沟槽底部的电场部分转移至空间电荷区中，以减小栅极沟槽底部的电场，提高MOSFET工作的可靠性。隔离栅阱能够减小MOSFET内的JFET效应，与第二外延结构及第三外延结构形成的空间电荷区共同作用以降低MOSFET的导通损耗。

在其中一个实施例中，所述形成第一外延结构的步骤，具体包括：

生长外延层以形成所述第一外延结构的上表面；

开设注入窗口于所述外延层的上表面；

由所述注入窗口向所述外延层内注入离子，以在所述外延层内形成单层的隔离栅阱；

依次重复所述生长外延层、所述开设注入窗口及所述注入离子的步骤，直至由多层所述外延层叠加形成的所述第一外延结构的厚度达到设定值。

通过上述技术方案，第一外延结构由多层外延层叠加形成，并且将多层隔离栅阱随外延层的生长，分多次注入离子形成，相较于直接在成型的第一外延结构上注入离子形成隔离栅阱，能够避免第一外延结构内的隔离栅阱由于厚度较深，底部的隔离栅阱精度无法控制导致电性能不稳定以及浓度不可调整的问题。

在其中一个实施例中，所述隔离栅阱的厚度小于所述外延层的厚度，且多层所述隔离栅阱为彼此分隔设置，在所述形成第一外延结构的步骤之后，还包括步骤：

由所述注入窗口注入离子；

高温加热所述外延区，使多层所述隔离栅阱通过离子扩散连接形成为一体。

通过上述技术方案，高温加热使得隔离栅阱内部的离子自发地扩散，从而将多层原本分隔的隔离栅阱均匀地连接在一起以形成整体，保证每层隔离栅阱连接的一致性。

综上所述，本申请至少包括以下一种有益技术效果：

1.提供一种兼具有较高可靠性、高导通性能以及高开关性能的MOSFET器件。

2.第二外延结构能够形成屏蔽电场，展开的屏蔽电场能够保护位于栅极沟槽内的栅极填充体，以缓解由于栅极底面以及底面两侧边角位上密集的电场线产生的电子穿隧效应，导致电荷从栅极底部越过位能障壁产生漏电流增加MOSFET功耗。

3.第三外延结构与第二外延结构组合形成空间电荷区，从而将栅极沟槽底部的电场部分转移至空间电荷区中，以减小栅极沟槽底部的电场，提高MOSFET工作的可靠性，实现较低的开关损耗。

4.隔离栅阱能够减小MOSFET内的JFET效应，与第二外延结构及第三外延结构形成的空间电荷区共同作用以降低MOSFET的导通损耗。

附图说明

图1为本申请一实施例中MOSFET器件的结构截面示意图；

图2为本申请一实施例中步骤S1的MOSFET器件的结构截面示意图；

图3为本申请一实施例中步骤S2的MOSFET器件的结构截面示意图；

图4为本申请一实施例中步骤S3的MOSFET器件的结构截面示意图；

图5为本申请一实施例中步骤S3的MOSFET器件的结构截面示意图；

图6为本申请一实施例中步骤S3的MOSFET器件的结构截面示意图；

图7为本申请一实施例中步骤S3的MOSFET器件的最终状态的结构截面示意图；

图8为本申请一实施例中步骤S4的MOSFET器件的结构截面示意图；

图9为本申请一实施例中步骤S5的MOSFET器件的结构截面示意图；

图10为本申请一实施例中步骤S6的MOSFET器件的结构截面示意图；

图11为本申请一实施例中步骤S7的MOSFET器件的结构截面示意图；

图12为本申请一实施例中步骤S8的MOSFET器件的结构截面示意图；

图13为本申请一实施例中步骤S9的MOSFET器件的结构截面示意图；

图14为本申请一实施例中步骤S10的MOSFET器件的结构截面示意图；

图15为本申请一实施例中步骤S11的MOSFET器件的结构截面示意图；

图16为本申请一实施例中步骤S12的MOSFET器件的结构截面示意图；

图17为本申请一实施例中步骤S13的MOSFET器件的结构截面示意图。

附图标记说明：

10、衬底；20、第一外延结构；21、隔离栅阱；22、外延层；23、氧化膜；23A、注入窗口；30、第二外延结构；31、连接结；40、第三外延结构；41、有源层；42、源极领域层；43、栅极沟槽；43A、栅极氧化层；44、接触沟槽；44A、保护区；50、栅极填充体；60、层间膜；70、源极；71、源极接触层；72、源极衬垫层；73、钝化层；80、漏极；900、掩模。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似改进，因此本申请不受下面公开的具体实施例的限制。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

请参阅图1，图1为本申请一实施例中MOSFET器件的结构截面示意图。MOSFET器件包括衬底10、第一外延结构20、第二外延结构30、第三外延结构40、栅极填充体50、层间膜60、源极70以及漏极80。第一外延结构20、第二外延结构30以及第三外延结构40依次设置于衬底10上，第一外延结构20内形成多层隔离栅阱21，第二外延结构30内具有连接隔离栅阱21与第三外延结构40有源层41的连接结31。第三外延结构40包括有源层41以及源极领域层42，第三外延结构40上还开设有栅极沟槽43及接触沟槽44，栅极沟槽43穿过第三外延结构40直至底部位于第二外延结构30。源极领域层42上还设置有层间膜60，接触沟槽44穿过层间膜60与源极领域层42。

第一外延结构20形成于衬底10上侧，与衬底10为同质生长形成。具体地，衬底10为重掺杂n型离子的晶圆，第一外延结构20为轻掺杂的n型离子的晶圆，以共同形成MOSFET器件的n型漂移区。具体到本实施例中，第一外延结构20由多层外延层22叠加形成，厚度总计为1um-6um，能够避免第一外延结构20内的隔离栅阱21由于厚度较深，底部的隔离栅阱21精度无法控制导致电性能不稳定以及浓度不可调整的问题。漏极80设置于衬底10的底面，与衬底10具有相同的宽度，以便于漏极80的并联连接。

隔离栅阱21设置于第一外延结构20内，以隔离两侧的栅极。具体地，隔离栅阱21包括多层，每层隔离栅阱21跟随对应的外延层22同步成型，随着外延层22的叠加，多层隔离栅阱21连接成一整体。隔离栅阱21的底面不穿透第一外延结构20的底面，以避免衬底10与隔离栅阱21直接导通。具体到本实施例中，隔离栅阱21的宽度为1um-5um，其注入的离子型为p型离子。

第二外延结构30形成于第一外延结构20上，用于形成屏蔽电场。具体地，第二外延结构30的厚度小于单层外延层22的厚度，且离子掺杂浓度小于第一外延结构20的离子掺杂浓度，以使得第二外延结构30相对更加容易耗尽载流子，载流子耗尽后留下的离子产生屏蔽电场以阻止载流子进一步扩散。

具体到本实施例中，第二外延结构30为n型离子掺杂，其掺杂浓度为第一外延结构20的20%，从而使得第二外延结构30中的多数载流子快速耗尽以形成屏蔽电场，同时该浓度又足以维持导通时的载流子需求。

第二外延结构30内还具有一连接结31，连接结31连接底面的隔离栅阱21与顶面的有源层41。具体地，连接结31贯穿第二外延结构30设置，且宽度小于隔离栅阱21的宽度，以同时保证第三外延结构40与隔离栅阱21的电性连接，也避免占用第二外延结构30的空间，影响屏蔽电场的形成。具体到本实施例中，连接结31的宽度优选为隔离栅阱21宽度的0.2。

第三外延结构40包括有源层41及源极领域层42。具体地，有源层41设置于第二外延结构30上侧，源极领域层42覆盖设置于有源层41的上侧，有源层41与源极领域层42分别注入不同类型的掺杂离子以形成空间电荷区。具体到本实施例中，源极领域层42为n型离子掺杂，有源层41为p型离子掺杂，结合n型离子掺杂的第二外延结构30，组合形成npn型的空间电荷区。

栅极沟槽43开设于第三外延结构40上，用于设置栅极填充体50。栅极沟槽43的开口位于源极领域层42的上表面，穿过源极领域层42及有源层41，直至栅极沟槽43的底部位于第二外延结构30中。具体地，栅极沟槽43的底面与底面两侧边角位于第二外延结构30中，以使得第二外延结构30中展开的屏蔽电场能够保护栅极沟槽43的底面处电场线较为密集的位置，防止电荷从栅极沟槽43底部渗漏形成漏电流，增加MOSFET功耗。具体到本实施例中，栅极填充体50为多晶硅淀积形成。

在一些实施例中，栅极沟槽43内壁上还形成有栅极氧化层43A，用于保护栅极填充体50。具体地，栅极氧化层43A的底面厚度大于侧面厚度，以进一步保护栅极沟槽43的底面，防止电荷在栅极沟槽43底部发生电子穿隧效应形成漏电流。

层间膜60设置于第三外延结构40上，以覆盖源极领域层42，并电性隔绝位于层间膜60上侧的源极70与位于层间膜60下侧的第三外延结构40。

层间膜60上开设有接触沟槽44，接触沟槽44穿过层间膜60与源极领域层42，底部位于有源层41内，以供源极70的填入，使得源极70通过接触沟槽44与第三外延结构40电性连接。

在一些实施例中，接触沟槽44的底部形成有保护区44A，保护区44A进行离子掺杂，其离子掺杂浓度大于周围区域的离子掺杂浓度。具体地，保护区44A用高p型离子掺杂浓度确保源极70在接触沟槽44内的接触位置有足够的载流子进行电荷传递，防止由于接触沟槽44底部的离子向周边扩散导致的载流子数量不足，进而导致接触点导通不良的问题。

源极70包括源极接触层71及源极衬垫层72。源极衬垫层72用于形成接触电极，以导通外部电路。源极接触层71填充于与第三外延结构40的接触沟槽44以及源极衬垫层72之间，以在形成欧姆接触的同时，阻止源极衬垫层72的金属原子向第三外延结构40方向扩散。具体到本实施例中，源极衬垫层72为Al金属材料制成，源极接触层71为Ti金属材料制成。

在其他一些实施例中，源极衬垫层72的顶面还形成有钝化层73，以保护源极70不受外界空气的腐蚀。具体地，钝化层73可以是Al氧化形成的致密Al2O3，能够阻止空气腐蚀即可。本领域技术人员能够根据本领域的公知常识对钝化层73进行适应性地调整。

此外，本申请还提供一种保护栅极电荷平衡的MOSFET器件的制造方法，其工艺步骤介绍如下。

请参阅图2，对应步骤S1提供衬底10并在衬底10上形成第一外延结构20。具体步骤为：首先在重掺杂n型离子的衬底10上生长一层浓度为10¹⁵ ions/cm²至10¹⁷ions/cm²的n型离子掺杂的外延层22，外延层22厚度为1um-6um。然后在外延层22表面生长一层厚度为300Å-500Å的氧化膜23，用于保护晶圆在加工过程中划伤和隔离沾污，也用于在离子掺杂的过程中注入掩蔽。最后在氧化膜23表面设置掩模900以对氧化膜23进行蚀刻以开设注入窗口23A。

请参阅图3，对应步骤S2由注入窗口23A注入离子，以形成隔离栅阱21。具体地，由注入窗口23A向外延层22内注入p型离子，注入区的宽度为1um-5um，注入剂量为10¹²ions/cm²至10¹⁴ions/cm²，注入能量为60keV-1000keV。注入离子形成的隔离栅阱21位于外延层22内部。

请参阅图4，对应步骤S3重复生长外延层22、开设注入窗口23A以及注入离子步骤中的前两步。其步骤具体为：在原有的外延层22上除去表面的氧化膜23，然后在原有的外延层22上重新生长新的外延层22，并在新的外延层22上生长氧化膜23并使用掩模900开设注入窗口23A。

需要说明的是，每层外延层22的厚度、离子掺杂浓度以及注入窗口23A的位置等参数均为固定的，以确保每一外延层22具有相同性质，由多层外延层22叠加形成的第一外延结构20具有较好的一致性。

请参阅图5及图6，对应步骤S3重复生长外延层22、开设注入窗口23A以及注入离子步骤中的后一步。其步骤具体为再次由注入窗口23A向最新的外延层22内注入p型离子以形成隔离栅阱21，使得每层外延层22内均形成有相应的隔离栅阱21。多层隔离栅阱21对准于同一竖直区域内，且彼此相互分隔设置。

请参阅图7，图7为本申请一实施例中步骤S3的MOSFET器件的最终状态，当MOSFET器件重复生长外延层22叠加形成的第一外延结构20的厚度达到设定值时，停止生长以进行下一步骤。

请参阅图8，对应步骤S4形成第二外延结构30。其步骤为：在第一外延结构20上继续外延生长晶圆，控制生长的第二外延结构30的离子掺杂浓度小于第一外延结构20的离子掺杂浓度。此外，控制生长的第二外延结构30的厚度小于外延层22的厚度。具体到本实施例中，第二外延结构30为n型离子掺杂，其离子掺杂浓度为第一外延结构20的20%。

请参阅图9，对应步骤S5形成连接结31。其步骤为：在第二外延结构30的表面同样形成一层氧化膜23，然后利用掩模900在氧化膜23上形成注入窗口23A，由注入窗口23A注入p型离子以形成连接结31。连接结31对准于隔离栅阱21，且连接结31的注入宽度小于隔离栅阱21。具体到本实施例中，连接结31的宽度为隔离栅阱21的五分之一。

请参阅图10，对应步骤S6形成第三外延结构40。其步骤为：在第二外延结构30表面上再次生长外延层22厚度1um-3um，并且注入p型离子以形成第三外延结构40的有源层41。然后，通过加热MOSFET器件，使得p型离子通过高温进行离子扩散，以使得原本分隔设置的隔离栅阱21均匀地连接在一起以形成整体，保证每层隔离栅阱21连接的一致性。

请参阅图11，对应步骤S7蚀刻以形成栅极沟槽43。其步骤为：在有源层41的表面形成氧化膜23，并利用掩模900定义光刻区域。之后，对光刻区域进行蚀刻以形成栅极沟槽43。具体的，栅极沟槽43为U型槽，栅极沟槽43的底面刻蚀至第二外延结构30处。

请参阅图12，对应步骤S8形成栅极氧化层43A。其步骤为：首先除去有源层41表面的氧化膜23，然后在有源层41的表面以及栅极沟槽43的表面形成新的氧化层，其中栅极沟槽43内壁面上生长的氧化层为栅极氧化层43A。控制栅极沟槽43底面的栅极氧化层43A的生长厚度大于侧面的栅极氧化层43A的生长厚度，以实现对栅极沟槽43底面更好的保护。

请参阅图13，对应步骤S9形成栅极填充体50。其步骤为：在栅极沟槽43以及有源层41上通过化学气相淀积多晶硅以形成栅极填充体50。化学气相淀积为本领域的常用技术手段，且并非本申请工艺的重点所在，本领域技术人员在没有说明的情况下亦可实施，故不在此赘述。

请参阅图14，对应步骤S10平坦化多晶硅表面。其步骤为：使用化学机械抛光工艺（Chemical Mechanical Polishing，简称CMP）去除有源层41表面上多余的栅极填充体50，使得栅极填充体50仅填充于栅极沟槽43内部，并使得栅极填充体50与有源层41处于同一平坦的水平面上。CMP工艺同样为本领域的公知常识，且非本申请工艺的重点所在，故不在此赘述。

请参阅图15，对应步骤S11形成源极领域层42及介质膜。其步骤具体为：在有源层41表面设置掩模900以进行图形化，按照掩模900预设的图形在有源层41表面注入高浓度的n型离子进行掺杂，以形成n型的源极领域层42。最后，在整个源极领域层42以及栅极填充体50上侧形成绝缘的层间膜60，以隔绝层间膜60两侧的第三外延结构40与源极70。

请参阅图16，对应步骤S12形成接触沟槽44。其步骤为：在层间膜60表面上定义并图形化接触沟槽44区域，然后在接触沟槽44区域进行刻蚀以形成U性的接触沟槽44。接触沟槽44贯穿层间膜60与源极领域层42，用于沟通源极70与第三外延结构40。接触沟槽44的底面刻蚀至有源层41中，接着在接触沟槽44的底面内注入高浓度的p型离子进行掺杂，以形成保护区44A，并且使得保护区44A的离子掺杂浓度大于周边区域的离子掺杂浓度，以防止由于接触沟槽44底部的离子向周边扩散导致的载流子数量不足，进而导致接触点导通不良的问题。最后，在N₂等保护性气体的氛围下进行退火热处理，以恢复晶体的结构和消除晶格缺陷。

请参阅图17，对应步骤S13填充源极70。其步骤具体为：将源极接触层71填充于层间膜60上以及接触沟槽44内，然后对源极接触层71进行退火处理，以降低源极接触层71的残余应力并消除金属的组织缺陷。再然后，在源极接触层71上采用溅镀工艺在源极接触层71上形成源极衬垫层72。之后，在源极衬垫层72的表面使用掩模900进行图形化定义蚀刻区域并进行相应地蚀刻，以形成接触电极。

具体到本实施例中，源极接触层71为金属Ti材料，源极衬垫层72为金属Al材料。

请再次参阅图1，对应步骤S14形成钝化层73。其步骤具体为：在源极衬垫层72的背面进行金属钝化以形成钝化层73，保护源极70及其他结构不受外界空气的腐蚀。

本申请实施例的MOSFET器件的实施原理在于：通过第二外延结构30形成屏蔽电场以保护栅极沟槽43的底面电场线密度较高的位置。同时，第二外延结构30与第三外延结构40组合形成空间电荷区，从而将栅极沟槽43底部的电场部分转移至空间电荷区中，以减小栅极沟槽43底部的电场，提高MOSFET工作的可靠性，实现较低的开关损耗。最后，通过隔离栅阱21减小MOSFET内的JFET效应，与第二外延结构30及第三外延结构40形成的空间电荷区共同作用以降低MOSFET的导通损耗。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种保护栅极电荷平衡的MOSFET器件，其特征在于，包括：

衬底(10)；

第一外延结构(20)，形成于所述衬底(10)上，在所述第一外延结构(20)内形成多层隔离栅阱(21)；

第二外延结构(30)，形成于所述第一外延结构(20)上；所述第二外延结构(30)具有底端连接所述多层隔离栅阱(21)的连接结(31)，所述连接结(31)的宽度小于所述多层隔离栅阱(21)；

第三外延结构(40)，形成于所述第二外延结构(30)上；所述连接结(31)的顶端连接所述第三外延结构(40)的有源层(41)；所述第三外延结构(40)开设有若干栅极沟槽(43)，所述多层隔离栅阱(21)位于所述栅极沟槽(43)之间，所述栅极沟槽(43)穿设所述第三外延结构(40)，所述栅极沟槽(43)的底面与底面两侧边角位于所述第二外延结构(30)中；所述第三外延结构(40)的表层中形成有源极(70)领域层(42)，所述源极领域层(42)位于所述有源层(41)上；

栅极填充体(50)，设置于所述栅极沟槽(43)内；

层间膜(60)，设置于所述第三外延结构(40)上，以覆盖所述源极领域层(42)；

其中，所述第三外延结构(40)中开设有接触沟槽(44)，以供源极(70)的填入，所述接触沟槽(44)对准于所述连接结(31)并贯穿所述层间膜(60)，所述源极领域层(42)显露于所述接触沟槽(44)的侧壁，所述接触沟槽(44)的底面与底面两侧边角位于所述第三外延结构(40)的有源层(41)中。

2.根据权利要求1所述的保护栅极电荷平衡的MOSFET器件，其特征在于，所述第一外延结构(20)由多层外延层(22)叠加形成，所述第二外延结构(30)的厚度小于所述外延层(22)的厚度。

3.根据权利要求2所述的保护栅极电荷平衡的MOSFET器件，其特征在于，所述第二外延结构(30)中的离子掺杂浓度小于所述外延层(22)的离子掺杂浓度，但不低于所述外延层(22)的离子掺杂浓度的20%。

4.根据权利要求1所述的保护栅极电荷平衡的MOSFET器件，其特征在于，所述栅极沟槽(43)的内壁上形成有栅极氧化层(43A)，所述栅极氧化层(43A)的底面厚度大于侧面厚度。

5.根据权利要求1所述的保护栅极电荷平衡的MOSFET器件，其特征在于，所述源极(70)包括源极接触层(71)及源极衬垫层(72)，所述源极接触层(71)及所述源极衬垫层(72)依次设置于所述层间膜(60)上。

6.根据权利要求1所述的保护栅极电荷平衡的MOSFET器件，其特征在于，所述接触沟槽(44)的底面上形成有保护区(44A)，所述保护区(44A)的离子掺杂浓度大于周围区域的离子掺杂浓度。

7.根据权利要求1至6中任一项所述的保护栅极电荷平衡的MOSFET器件，其特征在于，所述连接结(31)与所述隔离栅阱(21)的宽度比范围为0.2-1。

8.一种保护栅极电荷平衡的MOSFET器件的制造方法，其特征在于，包括：

提供衬底(10)；

形成用于设置隔离栅的第一外延结构(20)于所述衬底(10)上，在所述第一外延结构(20)内形成多层隔离栅阱(21)；

形成用于屏蔽电场的第二外延结构(30)于所述第一外延结构(20)上；所述第二外延结构(30)具有底端连接所述多层隔离栅阱(21)的连接结(31)，所述连接结(31)的宽度小于所述多层隔离栅阱(21)；

形成用于提供沟道的第三外延结构(40)于所述第二外延结构(30)上；所述连接结(31)的顶端连接所述第三外延结构(40)的有源层(41)；

由所述第三外延结构(40)的上表面开设若干栅极沟槽(43)，所述多层隔离栅阱(21)位于所述栅极沟槽(43)之间，所述栅极沟槽(43)穿设所述第三外延结构(40)，所述栅极沟槽(43)的底面与底面两侧边角位于所述第二外延结构(30)中；

设置栅极填充体(50)于所述栅极沟槽(43)内；

形成源极领域层(42)于所述第三外延结构(40)的表层中，所述源极领域层(42)位于所述有源层(41)上；

设置层间膜(60)于所述第三外延结构(40)上，以覆盖所述源极领域层(42)；

开设接触沟槽(44)于所述第三外延结构(40)中，以供源极(70)层的填入，所述接触沟槽(44)对准于所述连接结(31)并贯穿所述层间膜(60)，所述源极领域层(42)显露于所述接触沟槽(44)的侧壁，所述接触沟槽(44)的底面与底面两侧边角位于所述第三外延结构(40)的有源层(41)中。

9.根据权利要求8所述的保护栅极电荷平衡的MOSFET器件的制造方法，其特征在于，所述形成第一外延结构(20)的步骤，具体包括：

生长外延层(22)以形成所述第一外延结构(20)的上表面；

开设注入窗口(23A)于所述外延层(22)的上表面；

由所述注入窗口(23A)向所述外延层(22)内注入离子，以在所述外延层(22)内形成单层的隔离栅阱(21)；

依次重复所述生长外延层(22)、所述开设注入窗口(23A)及所述注入离子的步骤，直至由多层所述外延层(22)叠加形成的所述第一外延结构(20)的厚度达到设定值。

10.根据权利要求9所述的保护栅极电荷平衡的MOSFET器件的制造方法，其特征在于，所述隔离栅阱(21)的厚度小于所述外延层(22)的厚度，且多层所述隔离栅阱(21)为彼此间隔设置，在所述形成第一外延结构(20)的步骤之后，还包括步骤：

由所述注入窗口(23A)注入离子；

加热所述外延层(22)，使多层所述隔离栅阱(21)通过离子扩散连接形成为一体。