CN117479824A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN117479824A CN117479824A CN202210842978.7A CN202210842978A CN117479824A CN 117479824 A CN117479824 A CN 117479824A CN 202210842978 A CN202210842978 A CN 202210842978A CN 117479824 A CN117479824 A CN 117479824A
- Authority
- CN
- China
- Prior art keywords
- layer
- electrode layer
- laminated
- forming
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000000059 patterning Methods 0.000 claims abstract description 29
- 239000002648 laminated material Substances 0.000 claims abstract description 23
- 239000000463 material Substances 0.000 claims description 70
- 238000005530 etching Methods 0.000 claims description 37
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 6
- 238000009966 trimming Methods 0.000 claims description 6
- 239000006117 anti-reflective coating Substances 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910015801 BaSrTiO Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 230000003667 anti-reflective effect Effects 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 230000009286 beneficial effect Effects 0.000 abstract description 12
- 239000003990 capacitor Substances 0.000 description 41
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 7
- 229910052799 carbon Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000002349 favourable effect Effects 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体结构及其形成方法,形成方法包括:提供基底,基底上形成有叠层材料层,包括沿纵向堆叠的第一电极层、第一介质层、以及第二电极层;图形化叠层材料层,形成叠层结构,叠层结构包括主叠层、以及凸于主叠层一侧的凸出叠层,主叠层的第一电极层作为主电极层,凸出叠层的第一电极层作为延伸区域;形成叠层结构后,图形化第二电极层,暴露主电极层的部分顶部、以及延伸区域;图形化第二电极层后,在延伸区域顶部形成与第一电极层电连接的第一电连接结构,在第二电极层顶部形成与第二电极层电连接的第二电连接结构。本发明有利于节约工艺光罩,进而节约工艺成本。
Description
技术领域
本发明实施例涉及半导体制造领域,尤其涉及一种半导体结构及其形成方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。集成电路行业在材料和设计方面的技术进步已经产生了一代又一代的集成电路。每一代都有比前一代更小且更复杂的电路。但是,这些进步增加了加工和制造集成电路的复杂性,为了实现这些进步,在集成电路加工和制造方面也需要有类似的发展。在集成电路的发展过程中,功能密度(即每个芯片面积上的互连器件数量)逐渐提高,而几何尺寸(即使用制造工艺可以制造的最小元件)却在逐步减小。
一种类型的电容器是金属-绝缘体-金属(Metal Insulator Metal,MiM)电容器,通常用于混合信号器件和逻辑器件(如嵌入式存储器和射频器件等)中。MiM电容器通常用于在各种半导体器件中储存电荷。目前,为了满足高性能计算机(High PerformanceComputing,HPC)高性能计算的性能需求,MiM电容的电容密度也在逐渐增加,一般一层绝缘体可以提供20fF/um^2的电容,对于需要提供较高电容(例如300fF/um^2)的MiM电容器,目前的做法就是堆叠,详情如专利US9627312B2所述,而传统的MiM电容器,一个极板就需要一张光罩,堆叠多层极板就需要更多的光罩。如图1所示,传统MiM电容的结构包括:自下而上依次堆叠的底部电极层21、介质层20以及顶部电极层22,然而每个电极层的形貌不同,都需要采用不同的光罩形成,电极层的个数越多,所需的光罩也越多,从而MiM电容的形成方法较为复杂,工艺成本较高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法,能够提高半导体结构的工作性能,且节约工艺成本。
为解决上述问题,本发明实施例提供一种半导体结构,包括:基底,基底包括衬底、器件、导电层和隔离结构;第一电极层,位于基底上,第一电极层包括主电极层、以及位于主电极层一侧的延伸区域,第一电极层正投影成凸形状,延伸区域与主电极层为一体结构;介质层,位于第一电极层的顶部;第二电极层,覆盖主电极层顶部的部分介质层,且暴露出延伸区域;第一电连接结构,位于延伸区域顶部且与第一电极层电连接;第二电连接结构,位于第二电极层顶部且与第二电极层电连接。
相应的,本发明实施例还提供一种半导体结构的形成方法,包括:提供基底,基底上形成有叠层材料层,包括沿纵向堆叠的第一电极层、第一介质层、以及第二电极层;图形化叠层材料层,形成叠层结构,叠层结构包括主叠层、以及凸于主叠层一侧的凸出叠层,主叠层的第一电极层作为主电极层,凸出叠层的第一电极层作为延伸区域;形成叠层结构后,图形化第二电极层,通过修整工艺暴露主电极层的部分顶部、以及延伸区域;图形化第二电极层后,在延伸区域顶部形成与第一电极层电连接的第一电连接结构,在第二电极层顶部形成与第二电极层电连接的第二电连接结构。
与现有技术相比,本发明实施例的技术方案具有以下优点:
本发明实施例提供的半导体结构中,第一电极层包括主电极层、以及位于主电极层一侧的延伸区域,第一电极层正投影成凸形状,延伸区域与主电极层为一体结构,第二电极层覆盖主电极层顶部的部分介质层,且暴露出延伸区域;本发明实施例中,第一电连接结构通过与延伸区域相连而与第一电极层电连接,有利于增加主电极层与第二电极层的正对面积,从而有利于增加第一电极层与第二电极层构成的电容器的有效面积,进而提高半导体结构的工作性能。
本发明实施例提供的半导体结构的形成方法中,图形化叠层材料层,形成叠层结构,叠层结构包括主叠层、以及凸于主叠层一侧的凸出叠层,主叠层的第一电极层作为主电极层,凸出叠层的第一电极层作为延伸区域,形成叠层结构后,图形化第二电极层,通过修整工艺暴露主电极层的部分顶部、以及延伸区域;本发明实施例中,第一电连接结构通过与延伸区域相连而与第一电极层电连接,有利于增加主电极层与第二电极层的正对面积,从而有利于增加第一电极层与第二电极层构成的电容器的有效面积,进而提高半导体结构的工作性能,而且,本发明实施例中,形成叠层结构后,用于电连接的第二电极层由叠层结构的形貌图形化而来,省去了用于形成第二电极层的光罩,从而有利于节约工艺光罩,进而节约工艺成本。
附图说明
图1是一种半导体结构的结构示意图;
图2至图4是本发明半导体结构一实施例的结构示意图;
图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知,目前MiM电容的形成方法较为复杂。具体地,传统MiM电容的结构如图1所示,包括:自下而上依次堆叠的底部电极层21、介质层20以及顶部电极层22,然而每个电极层的形貌不同,都需要采用不同的光罩形成,电极层的个数越多,所需的光罩也越多,从而MiM电容的形成方法较为复杂,工艺成本较高。
为了解决所述技术问题,本发明实施例提供一种半导体结构的形成方法,包括:提供基底,基底上形成有叠层材料层,包括沿纵向堆叠的第一电极层、第一介质层、以及第二电极层;图形化叠层材料层,形成叠层结构,叠层结构包括主叠层、以及凸于主叠层一侧的凸出叠层,主叠层的第一电极层作为主电极层,凸出叠层的第一电极层作为延伸区域;形成叠层结构后,图形化第二电极层,通过修整工艺暴露主电极层的部分顶部、以及延伸区域;图形化第二电极层后,在延伸区域顶部形成与第一电极层电连接的第一电连接结构,在第二电极层顶部形成与第二电极层电连接的第二电连接结构。
本发明实施例中,第一电连接结构通过与延伸区域相连而与第一电极层电连接,有利于增加主电极层与第二电极层的正对面积,从而有利于增加第一电极层与第二电极层构成的电容器的有效面积,进而提高半导体结构的工作性能,而且,本发明实施例中,形成叠层结构后,用于电连接的第二电极层由叠层结构的形貌图形化而来,省去了用于形成第二电极层的光罩,从而有利于节约工艺光罩,进而节约工艺成本。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。参考图2至图4,示出了本发明半导体结构一实施例的结构示意图。图2为俯视图,图3为图2沿AA方向的剖视图,图4为电路图。
结合参考图2至图4,半导体结构包括:基底101,基底101包括衬底、器件、导电层和隔离结构;第一电极层211,位于基底101上,第一电极层211包括主电极层241、以及位于主电极层241一侧的延伸区域251,第一电极层211正投影成凸形状,延伸区域251与主电极层241为一体结构;介质层231,位于第一电极层211的顶部;第二电极层221,覆盖主电极层241顶部的部分介质层231,且暴露出延伸区域251;第一电连接结构411,位于延伸区域251顶部且与第一电极层211电连接;第二电连接结构421,位于第二电极层221顶部且与第二电极层220电连接。
需要说明的是,为了图示清晰,图2仅示出第一电极层211、第二电极层221、第一电连接结构411和第二电连接结构421。
基底101用于为后续形成MiM电容提供工艺平台。本实施例中,基底101包括衬底(图未示),衬底为硅衬底。在其他实施例中,衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料,衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中,MiM电容在后段制程中形成,因此,基底101包括衬底、器件、导电层和隔离结构,基底101中还形成有金属层间介质层(Inter Metal Dielectric,IMD)(图未示),且根据工艺情况,沿基底表面法线方向(即所述纵向)上,金属层间介质层内形成有一层或多层堆叠的金属层,例如:第一金属(即M1)层、第二金属(即M2)层等;当金属层为多层时,相邻两层金属层通过位于两者之间的通孔(Via)电连接结构实现电连接。
本实施例中,半导体结构还包括:刻蚀停止层111,位于基底101与第一电极层211之间。
刻蚀停止层111用于在形成第一电极层211、第一电连接结构411和第二电连接结构421的过程中,定义刻蚀停止的位置,以降低对基底101造成损伤的几率,还有利于提高第一电连接结构411的底部高度一致性、第二电连接结构421的底部高度一致性。
作为一种示例,刻蚀停止层111的材料为氮化硅。在其他实施例中,刻蚀停止层还可以为其他与基底材料具有较高刻蚀选择性的材料,例如:氮化硅、氧化铝、氮化铝和NDC(nitride doped carbon,掺碳氮化硅)中的一种或几种。
第一电极层211用于作为MiM电容的电极板,其中,主电极层241用于与第二电极层221构成电容器,延伸区域251用于通过与第一电连接结构411电连接,实现第一电极层211与外部的电连接。
第二电极层221用于作为MiM电容的电极板。
第二电极层221覆盖位于第一电极层211上的部分介质层231,从而第一电极层211、第二电极层221和介质层231构成MiM电容,具体如图4所示电路图的电容器。
本实施例中,第一电连接结构411通过与延伸区域251相连而与第一电极层211电连接,有利于增加主电极层241与第二电极层221的正对面积,从而有利于增加第一电极层211与第二电极层221构成的电容器的有效面积,进而提高半导体结构的工作性能。
本实施例中,形成半导体结构的方法包括:形成叠层结构,包括主叠层、以及凸于主叠层一侧的凸出叠层,主叠层的第一电极层211作为主电极层241,凸出叠层的第一电极层211作为延伸区域251;形成叠层结构后,图形化第二电极层221,暴露主电极层241的部分顶部、以及延伸区域251。
其中,叠层结构上形成有掩膜层,包括主电极掩膜层、以及凸出于主电极掩膜层的凸出掩膜层,图形化第二电极层221的步骤包括:对掩膜层进行横向刻蚀,去除凸出掩膜层;对掩膜层进行横向刻蚀后,以剩余的掩膜层为掩膜,并以介质层231为刻蚀停止位置,图形化第二电极层221。
也就是说,第二电极层221的形貌由第一电极层211的形貌横向刻蚀而来,为此,本实施例中,延伸区域251沿第一方向(如图2中X方向所示)凸出于主电极层241,延伸区域251沿第二方向(如图2中Y方向所示)的宽度d1小于或等于两倍的主电极层241与第二电极层221同侧侧壁的间距d2,第一方向垂直于第二方向,从而通过横向刻蚀获得第二电极层221的形貌时,能够将第二电极层221凸出的部分去除,将第一电极层211的延伸区域251露出,有利于在通过刻蚀暴露出延伸区域251用于将第一电极层211电性引出的同时,保障第二电极层221的面积仍较大,从而有利于增加第一电极层211与第二电极层221构成的电容器的有效面积,进而提高半导体结构的工作性能,而且,形成叠层结构后,用于电连接的第二电极层221由叠层结构的形貌图形化而来,省去了用于形成第二电极层221的光罩,从而有利于节约工艺光罩,进而节约工艺成本。
本实施例中,第一电极层211的材料为导电材料。作为一种示例,第一电极层211的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
本实施例中,第二电极层221的材料为导电材料。作为一种示例,第二电极层221的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
介质层231作为形成MiM电容中的绝缘层,用于隔离第一电极层211和第二电极层221。
本实施例中,介质层231的材料为高k介质材料;其中,高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料,有利于提高MiM电容的电容值,相应提高电容密度。
具体地,介质层231为堆叠形成的高k介质层,即介质层231为高k复合介质层。高k介质层的形成厚度达到一定数值后,其形成质量容易变差,为此,通过采用高k复合介质层,能够使介质层231的厚度满足工艺需求的同时,具有较好的形成质量。为此,高k介质材料包括HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO和SiN中的一种或多种。
本实施例中,介质层231为ZAZ层。其中,ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。在其他实施例中,根据工艺需求,介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
第一电连接结构411用于实现MiM电容与外部电路之间的电连接。
具体地,第一电连接结构411用于实现第一电极层211与外部电路之间的电连接。
第一电连接结构411的材料为导电材料。本实施例中,第一电连接结构411的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
第二电连接结构421用于实现MiM电容与外部电路之间的电连接。
具体地,第二电连接结构421用于实现第二电极层221与外部电路之间的电连接。
第二电连接结构421的材料为导电材料。本实施例中,第二电连接结构421的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
本实施例中,以介质层231为第一介质层,半导体结构还包括:第二介质层301,位于基底101上且覆盖第一电极层211和第二电极层221,第二介质层301露出第一电连接结构411和第二电连接结构421顶部。
第二介质层301用于实现电连接结构之间的隔离。第二介质层301的材料为绝缘材料。作为一种示例,第二介质层301的材料为氧化硅。
需要说明的是,图3示出的半导体结构以具有第一电极层211和第二电极层221共两层为示例进行说明。在其他实施例中,还可以包括其他不限数量的第一电极层和第二电极层。
相应的,本发明还提供一种半导体结构的形成方法。图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图,对本实施例半导体结构的形成方法进行详细说明。
参考图5,提供基底100,基底100上形成有叠层材料层120,包括沿纵向(如图5中Z方向所示)堆叠的第一电极层210、第一介质层230、以及第二电极层220。
基底100用于为后续形成MiM电容提供工艺平台。
本实施例中,基底100包括衬底(图未示),衬底为硅衬底。在其他实施例中,衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料,衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中,MiM电容在后段制程中形成,因此,基底100中还形成有金属层间介质层(Inter Metal Dielectric,IMD)(图未示),且根据工艺情况,沿基底表面法线方向上,金属层间介质层内形成有一层或多层堆叠的金属层,例如:第一金属(即M1)层、第二金属(即M2)层等;当金属层为多层时,相邻两层金属层通过位于两者之间的通孔(Via)电连接结构实现电连接。
叠层材料层120用于后续形成叠层结构。
第一电极层210用于作为MiM电容的电极板。
本实施例中,第一电极层210的材料为导电材料。作为一种示例,第一电极层210的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
第一介质层230作为形成MiM电容中的绝缘层,用于隔离第一电极层210和第二电极层220。
本实施例中,第一介质层230的材料为高k介质材料;其中,高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料,有利于提高MiM电容的电容值,相应提高电容密度。
具体地,第一介质层230为堆叠形成的高k介质层,即第一介质层230为高k复合介质层。高k介质层的形成厚度达到一定数值后,其形成质量容易变差,为此,通过采用高k复合介质层,能够使第一介质层230的厚度满足工艺需求的同时,具有较好的形成质量。为此,高k介质材料包括HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO和SiN中的一种或多种。
本实施例中,第一介质层230为ZAZ层。其中,ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。在其他实施例中,根据工艺需求,第一介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
第二电极层220用于作为MiM电容的电极板。
第二电极层220覆盖位于第一电极层210上的第一介质层230,从而相邻层的第一电极层210和第二电极层220后续构成MiM电容。
第二电极层220的材料为导电材料。作为一种示例,第二电极层220的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
本实施例中,基底100和叠层材料层120之间形成有刻蚀停止层110。
刻蚀停止层110用于在后续形成叠层结构、第一电连接结构和第二电连接结构的过程中,定义刻蚀停止的位置,以降低对基底100造成损伤的几率,还有利于提高第一电连接结构和第二电连接结构的底部高度一致性。
作为一种示例,刻蚀停止层110的材料为氮化硅。在其他实施例中,刻蚀停止层还可以选用其他与基底材料具有较高刻蚀选择性的材料,例如:氮化硅、氧化铝、氮化铝和NDC(nitride doped carbon,掺碳氮化硅)中的一种或几种。
结合参考图6至图8,图形化叠层材料层120,形成叠层结构200,叠层结构200包括主叠层260、以及凸于主叠层260一侧的凸出叠层270,主叠层260的第一电极层210作为主电极层240,凸出叠层270的第一电极层210作为延伸区域250。
本实施例中,采用刻蚀工艺,图形化叠层材料层120。
具体地,本实施例中,采用各向异性的刻蚀工艺图形化叠层材料层120,图形化精度较高,有利于形成侧壁质量较好的叠层结构200。
本实施例中,图形化叠层材料层120的步骤中,以刻蚀停止层110为刻蚀停止位置。
在图形化叠层材料层120的过程中,刻蚀停止层110能够起到定义刻蚀停止位置的作用,进而降低图形化叠层材料层120的工艺对基底100造成损伤的几率。
需要说明的是,图形化叠层材料层120,形成叠层结构200,从而采用一张光罩即可形成多层电极,有利于节约光罩,节约工艺成本。
主电极层240用于与第二电极层220构成电容器,延伸区域250用于后续通过与第一电连接结构电连接,实现第一电极层210与外部的电连接。
本实施例中,叠层结构200包括主叠层260、以及凸于主叠层260一侧的凸出叠层270,采用具有凸出叠层270的形貌,有利于使得后续图形化第二电极层220时,将第二电极层220的凸出部分去除,从而露出延伸区域250。
具体地,结合参考图6和图7,图6为俯视图,图7为图6沿AA方向的剖视图,图形化叠层材料层120的步骤包括:在叠层材料层120顶部形成掩膜层500,掩膜层500包括主电极掩膜层510、以及凸出于主电极掩膜层510的凸出掩膜层520。
掩膜层500用于作为图形化叠层材料层120的刻蚀掩膜,其中,主电机掩膜层510作为形成主叠层260的刻蚀掩膜,凸出掩膜层520作为形成凸出叠层270的刻蚀掩膜。
后续还需要横向刻蚀掩膜层500,因此掩膜层500采用易于去除的材料。
本实施例中,掩膜层500的材料包括平坦化材料。
具体地,平坦化材料包括:无定形碳、有机介电层(OrganicDielectric Layer,ODL)材料,底部抗反射层(Bottom Anti-Reflective Coating,BARC)材料,介电抗反射层(Dielectric Anti-reflect Coating,DARC),深紫外光吸收氧化硅(Deep UV LightAbsorbing Oxide,DUO)材料或者含硅的抗反射涂层材料。
作为一种示例,掩膜层500的材料为无定形碳,具体地,为旋涂碳(spin oncarbon,SOC)材料。旋涂碳通过旋涂工艺所形成,工艺成本较低;而且,通过采用旋涂碳,有利于提高掩膜层500的顶面平整度,从而为图形化掩膜层500提供良好的界面。
本实施例中,掩膜层500上还形成有光刻胶层(未示出),用于作为图形化掩膜层500的掩膜。
参考图8,以掩膜层500为掩膜图形化叠层材料层120,形成叠层结构200。
结合参考图9至图13,形成叠层结构200后,图形化第二电极层220,通过修整工艺暴露主电极层240的部分顶部、以及延伸区域250。
图形化第二电极层220,暴露主电极层240的部分顶部、以及延伸区域250,为后续在延伸区域250顶部形成第一电连接结构做准备。
本实施例中,后续第一电连接结构通过与延伸区域250相连而与第一电极层210电连接,有利于增加主电极层240与第二电极层220的正对面积,从而有利于增加第一电极层210与第二电极层220构成的电容器的有效面积,进而提高半导体结构的工作性能,而且,本实施例中,形成叠层结构200后,用于电连接的第二电极层220由叠层结构200的形貌图形化而来,省去了用于形成第二电极层220的光罩,从而有利于节约工艺光罩,进而节约工艺成本。
修整工艺包括刻蚀工艺,本实施例中,采用刻蚀工艺,图形化第二电极层220。
具体地,本实施例中,采用各向异性的刻蚀工艺图形化第二电极层220,图形化精度较高,有利于形成侧壁质量较好的第二电极层220。
本实施例中,图形化第二电极层220的步骤中,以第一介质层230为刻蚀停止位置。
在图形化第二电极层220的过程中,第一介质层230能够起到定义刻蚀停止位置的作用,进而降低图形化第二电极层220的工艺对第一电极层210造成损伤的几率。
具体地,结合参考图9和图10,图9为俯视图,图10为图9沿AA方向的剖视图,图形化第二电极层220的步骤包括:对掩膜层500进行横向刻蚀,去除凸出掩膜层520。
对掩膜层500进行横向刻蚀,剩余掩膜层500用于作为图形化第二电极层220的刻蚀掩膜。
本实施例中,采用各向同性的刻蚀工艺对掩膜层500进行横向刻蚀,能够从各个方向同时刻蚀掩膜层500,从而能够形成用于图形化第二电极层220的形貌的同时,将凸出掩膜层520去除。
本实施例中,延伸区域250沿第一方向(如图9中X方向所示)凸出于主电极层240,延伸区域250沿第二方向(如图9中Y方向所示)的宽度为第一尺寸d1,第一方向垂直于第二方向;对掩膜层500进行横向刻蚀的步骤中,主电极掩膜层510的单边去除宽度为第二尺寸d2,第一尺寸d1小于或等于两倍第二尺寸d2。
第一尺寸d1即为掩膜层500的凸出掩膜层520沿第二方向的宽度,从而对掩膜层500进行横向刻蚀获得第二电极层220的掩膜形貌时,能够将凸出掩膜层520去除,将第一电极层210的延伸区域250露出,有利于在通过刻蚀暴露出延伸区域250用于将第一电极层210电性引出的同时,保障第二电极层220的面积仍较大,从而有利于增加第一电极层210与第二电极层220构成的电容器的有效面积,进而提高半导体结构的工作性能,而且,无需采用多余的光罩,即可去除凸出掩膜层520,露出延伸区域250,省去了用于形成第二电极层220的光罩,从而有利于节约工艺光罩,进而节约工艺成本。
参考图11,对掩膜层500进行横向刻蚀后,以剩余的掩膜层500为掩膜,并以第一介质层230为刻蚀停止位置,图形化第二电极层220。
以剩余的掩膜层500为掩膜,并以第一介质层230为刻蚀停止位置,图形化第二电极层220,易于控制图形化第二电极层220的刻蚀量,且减少对第一电极层210的损伤。
结合参考图12和图13,图12为俯视图,图13为图12沿AA方向的剖视图,图形化第二电极层220后,去除掩膜层500。
去除掩膜层500,为后续在第二电极层220上形成第二电连接结构做准备。
结合参考图14和图16,图14为俯视图,图15为图14沿AA方向的剖视图,图16为电路图,图形化第二电极层220后,在延伸区域250顶部形成与第一电极层210电连接的第一电连接结构410,在第二电极层220顶部形成与第二电极层220电连接的第二电连接结构420。
需要说明的是,为了图示清晰,图14仅示出第一电极层210、第二电极层220、第一电连接结构410和第二电连接结构420。
第一电连接结构410用于实现MiM电容与外部电路之间的电连接。
具体地,第一电连接结构410用于实现第一电极层210与外部电路之间的电连接。
第一电连接结构410的材料为导电材料。本实施例中,第一电连接结构410的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
第二电连接结构420用于实现MiM电容与外部电路之间的电连接。
具体地,第二电连接结构420用于实现第二电极层220与外部电路之间的电连接,从而实现如图16所示电路图的电容器。
第二电连接结构420的材料为导电材料。本实施例中,第二电连接结构420的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
具体地,本实施例中,在延伸区域250顶部形成与第一电极层210电连接的第一电连接结构410,在第二电极层220顶部形成与第二电极层220电连接的第二电连接结构420的步骤包括:形成覆盖基底100、第一电极层210、第一介质层230和第二电极层220的第二介质层300。
第二介质层300用于实现电连接结构之间的隔离,第二介质层300还用于为形成第一电连接结构410和第二电连接结构420提供操作平台。
本实施例中,第二介质层300的材料为绝缘材料。作为一种示例,第二介质层300的材料为氧化硅。
本实施例中,形成贯穿第二介质层300且露出延伸区域250顶部的第一通孔(未示出)。
第一通孔用于为形成第一电连接结构410提供空间位置。
本实施例中,采用刻蚀工艺,以延伸区域250的顶面为刻蚀停止位置,形成第一通孔,提高第一通孔的底部高度一致性。
具体地,本实施例中,采用各向异性的刻蚀工艺形成第一通孔,刻蚀精度较高,有利于形成侧壁质量较好的第一通孔。
本实施例中,形成贯穿第二介质层300且露出第二电极层220顶部的第二通孔(未示出)。
第二通孔用于为形成第二电连接结构420提供空间位置。
本实施例中,采用刻蚀工艺,以第二电极层220的顶面为刻蚀停止位置,形成第二通孔,提高第二通孔的底部高度一致性。
具体地,本实施例中,采用各向异性的刻蚀工艺形成第二通孔,刻蚀精度较高,有利于形成侧壁质量较好的第二通孔。
需要说明的是,本实施例中,形成第一通孔和第二通孔的先后顺序不做限定。
本实施例中,填充第一通孔和第二通孔,分别形成第一电连接结构410和第二电连接结构420。
具体的,本实施例中,填充第一通孔和第二通孔,分别形成第一电连接结构410和第二电连接结构420的步骤包括:形成覆盖第二介质层300、填充第一通孔和第二通孔的电连接结构材料层(未示出),用于直接形成第一电连接结构410和第二电连接结构420。
本实施例中,去除高于第二介质层300顶部的电连接结构材料层,保留位于第一通孔中的电连接结构材料层作为第一电连接结构410、位于第二通孔中的电连接结构材料层作为第二电连接结构420。
本实施例中,采用干法刻蚀工艺去除高于第二介质层300顶部的电连接结构材料层,有利于形成顶部质量较好的第一电连接结构410和第二电连接结构420。
本实施例中,在同一步骤中形成第一电连接结构410和第二电连接结构420,简化了工艺流程,提高了工艺效率。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体结构,其特征在于,包括:
基底,所述基底包括衬底、器件、导电层和隔离结构;
第一电极层,位于所述基底上,所述第一电极层包括主电极层、以及位于所述主电极层一侧的延伸区域,所述第一电极层正投影成凸形状,所述延伸区域与所述主电极层为一体结构;
介质层,位于所述第一电极层的顶部;
第二电极层,覆盖所述主电极层顶部的部分介质层,且暴露出所述延伸区域;
第一电连接结构,位于所述延伸区域顶部且与所述第一电极层电连接;
第二电连接结构,位于所述第二电极层顶部且与所述第二电极层电连接。
2.如权利要求1所述的半导体结构,其特征在于,所述延伸区域沿第一方向凸出于主电极层,所述延伸区域沿第二方向的宽度小于或等于两倍的所述主电极层与所述第二电极层同侧侧壁的间距,所述第一方向垂直于第二方向。
3.如权利要求1所述的半导体结构,其特征在于,所述半导体结构还包括:刻蚀停止层,位于所述基底与所述第一电极层之间。
4.如权利要求1所述的半导体结构,其特征在于,所述介质层的材料包括HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO和SiN中的任意一种或多种。
5.如权利要求1所述的半导体结构,其特征在于,所述第一电极层的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种;所述第二电极层的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
6.如权利要求1所述的半导体结构,其特征在于,所述第一电连接结构的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种;所述第二电连接结构的材料包括W、Cu、Co、TiN、Ti、Ta、TaN、Ru、RuN和Al中的一种或多种。
7.一种半导体结构的形成方法,其特征在于,包括:
提供基底,所述基底上形成有叠层材料层,包括沿纵向堆叠的第一电极层、第一介质层、以及第二电极层;
图形化所述叠层材料层,形成叠层结构,所述叠层结构包括主叠层、以及凸于所述主叠层一侧的凸出叠层,所述主叠层的第一电极层作为主电极层,所述凸出叠层的第一电极层作为延伸区域;
形成所述叠层结构后,图形化所述第二电极层,通过修整工艺暴露所述主电极层的部分顶部、以及所述延伸区域;
图形化所述第二电极层后,在所述延伸区域顶部形成与所述第一电极层电连接的第一电连接结构,在所述第二电极层顶部形成与所述第二电极层电连接的第二电连接结构。
8.如权利要求7所述的半导体结构的形成方法,其特征在于,图形化所述叠层材料层的步骤包括:在所述叠层材料层顶部形成掩膜层,所述掩膜层包括主电极掩膜层、以及凸出于所述主电极掩膜层的凸出掩膜层;
以所述掩膜层为掩膜图形化所述叠层材料层,形成所述叠层结构。
9.如权利要求8所述的半导体结构的形成方法,其特征在于,图形化所述第二电极层的步骤包括:对所述掩膜层进行横向刻蚀,去除所述凸出掩膜层;
对所述掩膜层进行横向刻蚀后,以剩余的所述掩膜层为掩膜,并以所述第一介质层为刻蚀停止位置,图形化所述第二电极层;
图形化所述第二电极层后,去除所述掩膜层。
10.如权利要求9所述的半导体结构的形成方法,其特征在于,所述延伸区域沿第一方向凸出于主电极层,所述延伸区域沿第二方向的宽度为第一尺寸,所述第一方向垂直于所述第二方向;对所述掩膜层进行横向刻蚀的步骤中,所述主电极掩膜层的单边去除宽度为第二尺寸,所述第一尺寸小于或等于两倍所述第二尺寸。
11.如权利要求8或9所述的半导体结构的形成方法,其特征在于,所述掩膜层的材料包括平坦化材料。
12.如权利要求11所述的半导体结构的形成方法,其特征在于,所述平坦化材料包括:无定形碳、有机介电层材料、底部抗反射涂层材料、介电抗反射层材料、深紫外光吸收氧化硅材料或者含硅的抗反射涂层材料。
13.如权利要求7所述的半导体结构的形成方法,其特征在于,在所述延伸区域顶部形成与所述第一电极层电连接的第一电连接结构,在所述第二电极层顶部形成与所述第二电极层电连接的第二电连接结构的步骤包括:形成覆盖所述基底、第一电极层、第一介质层和第二电极层的第二介质层;
形成贯穿所述第二介质层且露出所述延伸区域顶部的第一通孔;
形成贯穿所述第二介质层且露出所述第二电极层顶部的第二通孔;
填充所述第一通孔和第二通孔,分别形成所述第一电连接结构和第二电连接结构。
14.如权利要求7所述的半导体结构的形成方法,其特征在于,所述提供基底的步骤中,所述基底和叠层材料层之间形成有刻蚀停止层;
图形化所述叠层材料层的步骤中,以所述刻蚀停止层为刻蚀停止位置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210842978.7A CN117479824A (zh) | 2022-07-18 | 2022-07-18 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210842978.7A CN117479824A (zh) | 2022-07-18 | 2022-07-18 | 半导体结构及其形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117479824A true CN117479824A (zh) | 2024-01-30 |
Family
ID=89633453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210842978.7A Pending CN117479824A (zh) | 2022-07-18 | 2022-07-18 | 半导体结构及其形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN117479824A (zh) |
-
2022
- 2022-07-18 CN CN202210842978.7A patent/CN117479824A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20050087879A1 (en) | Logic device having vertically extending metal-insulator-metal capacitor between interconnect layers and method of fabricating the same | |
CN108962824B (zh) | 半导体元件及其制作方法 | |
CN113782487B (zh) | 半导体结构及其形成方法 | |
CN111211092B (zh) | 半导体结构及其形成方法 | |
US20220199759A1 (en) | Deep trench capacitor including self-aligned plate contact via structures and methods of forming the same | |
CN113013092A (zh) | 半导体结构的形成方法及半导体结构 | |
CN117651477A (zh) | 半导体结构的形成方法 | |
CN108807383A (zh) | 半导体元件及其制作方法 | |
KR100772777B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
CN117479824A (zh) | 半导体结构及其形成方法 | |
CN117651478A (zh) | 半导体结构及其形成方法 | |
KR100950752B1 (ko) | 반도체 소자 및 그의 제조방법 | |
CN112635467A (zh) | 存储单元结构及形成方法 | |
CN113948462B (zh) | 半导体结构及其形成方法 | |
KR100346450B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
KR20080000843A (ko) | 반도체 소자의 제조 방법 | |
CN117651476A (zh) | 半导体结构及其形成方法 | |
CN113745151B (zh) | 半导体结构及其形成方法 | |
CN111834332B (zh) | 半导体结构及其形成方法 | |
CN113948463B (zh) | 半导体结构及其形成方法 | |
KR100546162B1 (ko) | 반도체소자의 제조방법 | |
CN118073329A (zh) | 半导体结构及其形成方法 | |
CN118175841A (zh) | 半导体结构及其形成方法 | |
KR100607662B1 (ko) | 메탈 절연체 메탈 커패시터 형성방법 | |
CN117156963A (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |