CN117476645A - 半导体器件及其制造方法、集成电路 - Google Patents

半导体器件及其制造方法、集成电路 Download PDF

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Abstract

公开了一种半导体器件及其制造方法、集成电路，半导体器件包括：衬底；第一埋层，位于衬底上方，具有第一掺杂类型；外延层，位于衬底上方，且覆盖第一埋层；第一阱区，具有第一掺杂类型，从外延层的表面向内部延伸，与第一埋层相接触，第一阱区与第一埋层形成盆状结构；第二阱区，具有第二掺杂类型，从外延层的表面向内部延伸，位于盆状结构的内部，且与盆状结构分隔；第一注入区和第二注入区，间隔分布在第二阱区内的上部，分别具有第一掺杂类型和第二掺杂类型；以及场板层，位于盆状结构内部的外延层上方，且同时覆盖第二阱区和外延层。该场板层可以调节第二阱区和盆状结构之间的电场，使得器件可以承受正负向高压。

Description

半导体器件及其制造方法、集成电路
技术领域
本发明涉及半导体技术领域，具体地，涉及一种半导体器件及其制造方法、集成电路。
背景技术
随着集成电路的广泛应用，CMOS器件越来越多地应用在移动设备中。当移动设备在进行不同的动作，例如充电或传输数据时，通常会产生较大的电压和电流，此时需要CMOS器件可以承受较高的电压。所以通常在集成电路设计中，CMOS需要有双向耐高压的需求，即同时满足耐正向高压和负向高压的需求。而目前常规的CMOS器件通常只能实现单方向的耐压，且常规选定的工艺平台本身不支持CMOS承受正负高压。那么如果需要设计双向耐高压器件时，通常会由电路设计工程师通过修改电路设计来增强器件的耐压。这样通常会造成电路设计的冗余，加大了电路设计的难度，并且增加了***的复杂度。或者，还可以对器件结构本身进行改进，例如增加掺杂区实现全隔离设计等，但这种设计本身会需要更多的层结构，需要更多的掩模和光刻、刻蚀工艺等，器件设计工艺复杂，器件面积较大，工艺成本显著上升。
因此，目前的CMOS器件通常难以承受双向的高压，器件性能不好。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体器件及其制造方法、集成电路，以解决现有技术中的问题。
根据本发明的一方面，提供一种半导体器件，包括：衬底；第一埋层，位于所述衬底上方，具有第一掺杂类型；外延层，位于所述衬底上方，且覆盖所述第一埋层；第一阱区，具有第一掺杂类型，从所述外延层的表面向内部延伸，与所述第一埋层相接触，所述第一阱区与所述第一埋层形成盆状结构；第二阱区，具有第二掺杂类型，从所述外延层的表面向内部延伸，位于所述盆状结构的内部，且与所述盆状结构分隔，所述第一掺杂类型和所述第二掺杂类型相反；第一注入区和第二注入区，间隔分布在所述第二阱区内的上部，分别具有第一掺杂类型和第二掺杂类型；以及场板层，位于所述盆状结构内部的所述外延层上方，且同时覆盖所述第二阱区和所述外延层。
可选地，所述场板层和所述第二注入区电连接。
可选地，所述场板层包围所述第一注入区。
可选地，所述半导体器件还包括：第三阱区，具有第二掺杂类型，从所述外延层的表面向内部延伸，位于所述盆状结构的外部，且与所述盆状结构分隔，其中，所述盆状结构的电位相同，所述第三阱区与所述衬底的电位相同。
可选地，所述半导体器件还包括栅极层，所述第一注入区分布在所述栅极层两侧；所述栅极层作为所述半导体器件的栅极，所述栅极层两侧的所述第一注入区分别作为所述半导体器件的源极和漏极。
可选地，所述场板层包围所述第一注入区和所述栅极层。
可选地，所述场板层包括多晶硅场板层。
可选地，所述半导体器件还包括：第二埋层，位于所述衬底和所述第三阱区之间，与所述第三阱区和所述衬底相接触。
可选地，作为漏极的所述第一注入区接收第一电压时，所述盆状结构和所述第三阱区之间的PN结反偏来承受电压，和/或，所述盆状结构和所述第二阱区之间的PN结反偏来承受电压。
可选地，作为漏极的所述第一注入区接收第二电压时，所述盆状结构和所述第二阱区之间的PN结反偏来承受电压。
可选地，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂时，所述第一电压为正电压。
可选地，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂时，所述第二电压为负电压。
根据本发明的另一方面，提供一种半导体器件的制造方法，包括：在衬底上方形成具有第一掺杂类型的第一埋层；在所述衬底上方形成覆盖所述第一埋层的外延层；在所述外延层内形成从所述外延层的表面向内部延伸的具有第一掺杂类型的第一阱区，所述第一阱区与所述第一埋层相接触，且与所述第一埋层形成盆状结构；在所述外延层内形成从所述外延层的表面向内部延伸的具有第二掺杂类型的第二阱区，所述第二阱区位于所述盆状结构的内部，且与所述盆状结构分隔；在所述第二阱区上方形成间隔分布的场板层和栅极层，所述场板层和所述栅极层之间具有空隙；在所述空隙下方的所述第二阱区内的上部形成第一注入区和第二注入区，所述第一注入区和所述第二注入区分别具有第一掺杂类型和第二掺杂类型；以及引出金属电极；其中，所述场板层位于所述盆状结构内部的所述外延层上方，且同时覆盖所述第二阱区和所述外延层。
可选地，所述场板层和所述第二注入区电连接。
可选地，所述场板层包围所述第一注入区。
根据本发明的另一方面，提供一种集成电路，包括：上述的半导体器件，所述半导体器件包括NMOS。
本发明提供的半导体器件及其制造方法、集成电路，在衬底上形成盆状结构，再在盆状结构内部形成第二阱区，第二阱区通过外延层与盆状结构分隔。通过在第二阱区上方增设场板层，且场板层横跨第二阱区和外延层，可以改变第二阱区和盆状结构之间的电场，使二者形成的 PN 结反偏承受更多的电压。而且还可以使相同临界击穿电场时第二阱区和外延层之间的耗尽层拓宽，从而使得第二阱区和盆状结构在高压下的 PN 结反偏时可以承受更高的电压。半导体器件可以获得优越的正负双向耐高压效果，且器件结构简单，体积基本不变，工艺流程简单，成本较低。
进一步地，在盆状结构中形成NMOS结构，然后在NMOS结构上增加场板层，场板层可以调节第二阱区和盆状结构之间的耐压。就可以在正电压的高压下仅通过盆状结构与第三阱区的PN结反偏来耐压；或者，通过给场板层增加合适的正向电压，调节第二阱区和盆状结构之间的电场，使第二阱区和盆状结构之间的PN结反偏来耐压；或者，同时由第二阱区和第三阱区与盆状结构之间的PN结反偏来耐压。在负电压的高压下给场板层上施加负电压，改变第二阱区和盆状结构之间的电场，以通过盆状结构和内部阱区的PN结反偏来耐压，提高负向耐压效果。从而通过增加场板层和调节场板层上的电压就可以实现良好的双向耐压。仅需要对器件进行较小的改动就可以实现较好的双向耐压效果，器件结构简单，且适用范围广，占用面积较小，工艺简单，成本较低。
进一步地，场板层可以为多晶硅层，而栅极层也是多晶硅层，那么场板层和栅极层的结构相同，可以在同一工艺步骤中完成，无需增加另外的掩模板和刻蚀步骤，节省工艺流程，降低工艺难度。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据本发明实施例的半导体器件的截面结构示意图；
图2示出了根据本发明实施例的半导体器件的双向耐压示意图；
图3a-图3d示出了根据本发明实施例的半导体器件的制造方法在各个阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了根据本发明实施例的半导体器件的截面结构示意图。
如图1所示，本实施例的半导体器件100包括衬底110、第一埋层120、第二埋层131和132、外延层140、第一阱区161和162、第二阱区151、第三阱区152和153、场氧化层170、栅氧化层180、场板层171和172、栅极层190、第一注入区181和182以及第二注入区191和192。衬底110例如是硅衬底，可以是P型掺杂或N型掺杂。第一埋层120位于衬底110上方，具有第一掺杂类型。第二埋层131和132位于衬底110上方，且分布在第一埋层120两侧，第二埋层131和132具有第二掺杂类型。外延层140位于衬底110上方，且覆盖第一埋层120和第二埋层131和132。第一埋层120和第二埋层131和132可以相互接触或相互分隔，相互分隔时耐压性能更好。第一埋层120和第二埋层131和132的高度可以相同或不同，不做限定。第一埋层120可以与衬底110相接触或分离。
进一步地，第一阱区161和162具有第一掺杂类型，从外延层140的上表面开始向内部延伸，与第一埋层120相接触。第一阱区161和162与第一埋层120的掺杂类型相同，从截面图看呈“U”字形。而且，第一阱区161和162可以连通，在俯视图方向上，第一阱区161和162可以连通成类似圆形的区域，那么第一阱区161和162与第一埋层120共同形成盆状结构（也称tub区域）。第二阱区151位于盆状结构内部，且位于外延层140内。第二阱区151从外延层140的上表面开始向内部延伸，与盆状结构分隔，盆状结构包围第二阱区151。第三阱区152和153位于盆状结构的外部，也从外延层140的表面向内部延伸，且与盆状结构分隔，第三阱区152和153也可以相互连通，围绕盆状区域。第二阱区151和第三阱区152和153都具有第二掺杂类型。第三阱区152和153还分别与第二埋层131和132相接触，从而第三阱区可以和衬底110同电位。在另外一些实施例中，可以将第二埋层和第三阱区合并在一起。
进一步地，多个场氧化层170分布在各个阱区之间，每个场氧化层170部分位于外延层140中，以分隔多个阱区。另外，场板层171和172以及栅极层190相互间隔地分布在盆状结构内部的外延层140上方，栅极层190例如位于第二阱区151上方的中间位置，场板层171和172分布在栅极层190两侧。场板层171和172以及栅极层190下方均形成有栅氧化层180，场板层171和172以及栅极层190例如均为多晶硅层，从而可以在同一工艺步骤中形成。并且，场板层171和172同时覆盖部分场氧化层170和栅氧化层180，且场板层171和172呈阶梯状。如图1，在第一阱区161和第二阱区151以及，第一阱区162和第二阱区151之间均形成有相邻的场氧化层170和栅氧化层180，栅氧化层180同时覆盖部分第二阱区151和部分外延层140的表面。在第一阱区161和第二阱区151以及，第一阱区162和第二阱区151之间还形成有场板层171和172，场板层171和172均覆盖各自的栅氧化层180，从而本实施例中，场板层171和172同时覆盖第二阱区151和外延层140。即在盆状结构限定的区域内，场板层171和172从第二阱区151向外部横向延伸，横跨第二阱区151和外延层140。图中仅示出了场板层171和172下方的场氧化层170，但可以知道，在其他阱区之间也可以分布有其他的场氧化层170。场板层171和172在俯视图方向也可以连通，那么盆状区域包围第二阱区151，场板层171和172位于第二阱区151和盆状区域之间，场板层171和172也围绕第二阱区151分布。
进一步地，第一注入区181和182以及第二注入区191和192间隔分布在第二阱区151内的上部。第一注入区181和182具有第一掺杂类型，第二注入区191和192具有第二掺杂类型。具体地，第一注入区181和182可以分布在栅极层190两侧，第二注入区191和192又分别分布在第一注入区181和182的外侧。即第二注入区191、第一注入区181、第一注入区182和第二注入区192依次间隔分布。场板层171和172包围第二阱区151内部的第一注入区和栅极层190，或者还可以同时包围第二注入区。盆状结构限定的区域内部的与盆状结构相互分隔的层结构可以视为NMOS器件，即第二阱区151、第一注入区181和182、第二注入区191和192、栅极层190及其下方的栅氧化层180、各注入区之间的场氧化层170共同组成NMOS结构，则场板层171和172在俯视图方向上围绕NMOS结构分布。
本实施例中，栅极层190作为半导体器件100的栅极，引出栅极电极gate；栅极层190两侧的第一注入区181和182分别作为半导体器件100的源极和漏极，引出源极电极source和漏极电极drain。场板层171和172则同时包围NMOS器件的栅极、源极和漏极。第二阱区151作为半导体器件的体区，而第二注入区191和192作为体区电位的引出区，即通过第二注入区191和192引出体区电极body。而场板层171和172与第二注入区191和192电连接，使得场板层171和172与第二阱区151连接至同一电位，从而场板层171和172与半导体器件100的体区的电位相同。而盆状结构的电位相同，引出为第二电极tub。第三阱区152和153与衬底110的电位相同，相互连接引出第一电极sub。上述提到的第一掺杂类型和第二掺杂类型相反，例如第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂。
以下结合图2介绍本发明的半导体器件双向耐压的过程。
图2示出了根据本发明实施例的半导体器件的双向耐压示意图。
如图2所示，本实施例的半导体器件100的结构与图1介绍的结构相同，且本实施例中以半导体器件100为NMOS为例，即第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂。则本实施例的半导体器件100包括衬底110（P-SUB）、第一埋层120（HVN）、第二埋层131和132（HVP）、外延层140（N型掺杂，N-EPI）、第一阱区161和162（NW）、第二阱区151（PW）、第三阱区152和153（PW）、多个场氧化层170、多个栅氧化层180、场板层171和172、栅极层190、第一注入区181和182（N+）以及第二注入区191和192（P+）。本实施例的半导体器件100的各个层结构的位置和结构与图1的半导体器件100相同，这里不再赘述。本实施例的NMOS器件主要通过PN结反偏来承受较高的电压。
NMOS器件承受正向高压的耐压效果较好，而增加了场板层171和172之后，承受负向高压的耐压效果较没有场板层171和172时大幅提升。从而通过增加同时覆盖外延层140和第二阱区151的场板层171和172来实现双向高压耐压的效果。
具体地，在图2中，作为漏极的第一注入区182在接收正向高压的第一电压V1时，第一注入区182（N+）与第二阱区151（PW）之间的PN结反偏。同时，tub电极也接收正电压，盆状结构（NW）和外部的第三阱区152和153（PW）之间的PN结，以及盆状结构（HVN）和衬底110（P-SUB）之间的PN结反偏来承受高压。即在漏极接入正向高电压时，通过图2中实线箭头示出的PN结反偏来承受高压。由于场板层171和172的存在使得body电极的电压调节范围更宽，在正向高压下场板层171和172也接入正向电压时，第二阱区151和盆状结构之间的电场改变，二者之间的电位差可以设置地更大，此时还可以由第二阱区151和盆状结构之间的PN结反偏来承受高压。或者，通过调节body电极的电位，同时由第二阱区151和第三阱区152和153与盆状结构之间的PN结反偏来承受高压。那么通过调节场板层171和172以及tub电极的电压可以实现很好的正向耐压效果。
相应的，在作为漏极的第一注入区182接收负向高压的第二电压时，body电极也接入负电压，使得第一注入区182和第二阱区151之间的PN结反偏。同时场板层171和172上施加了负向电压，场板层171和172可以改变第二阱区151和盆状结构之间的电场，二者之间的PN结反偏承受更多的电压。也可以影响其下方外延层140内的电场，使外延层140内的电场增强。从而相同临界击穿电场时第二阱区151与外延层140之间的耗尽层增大，那么第一埋层120与第二阱区151之间的耗尽层也会拓宽，PN结反偏承受的电压更大。通过图2中虚线箭头示意的PN结承受高压，即在负电压下主要通过盆状结构和第二阱区151之间的PN结反偏承受电压，可以显著提高body 与tub端口之间的可承受电压，从而实现较好的负向耐高压效果。那么本实施例的NMOS器件就可以实现很好地双向耐高压效果。
综上，本实施例的半导体器件，通过在第二阱区上方增设场板层，且场板层横跨第二阱区和外延层，可以改变第二阱区和盆状结构之间的电场，使二者形成的 PN 结反偏承受更多的电压。而且还可以使相同临界击穿电场时第二阱区和外延层之间的耗尽层拓宽，从而使得第二阱区和盆状结构在高压下的 PN 结反偏时可以承受更高的电压。半导体器件可以获得优越的正负双向耐高压效果，且器件结构简单，体积基本不变，工艺流程简单，成本较低。
图3a-图3d示出了根据本发明实施例的半导体器件的制造方法在各个阶段的截面示意图。通过图3a-图3d的工艺步骤来制作出图1示出的半导体器件结构，以进一步提升半导体器件的双向耐高压能力，以下结合图3a-图3d介绍本申请实施例的半导体器件的制作流程。
如图3a所示，首先形成衬底110，然后形成位于衬底110上方的第一埋层120和第二埋层，第二埋层131和132分布在第一埋层120两侧。第一埋层120和第二埋层131和132可以直接位于衬底110上表面上，或者与衬底110隔开一定距离。第一埋层120与第二埋层131和132可以相互接触或相分隔，相互分隔时耐压效果更好。之后，覆盖第一埋层120和第二埋层131和132形成外延层140，外延层140位于衬底110上方。该步骤采用常规工艺完成，衬底110例如是硅衬底，且可以是P型衬底。第一埋层120具有第一掺杂类型，第二埋层131和132具有第二掺杂类型。外延层140可以是P型掺杂或N型掺杂。
进一步地，如图3b所示，在外延层140上形成多个间隔分布的场氧化层170，场氧化层170部分位于外延层140中。场氧化层的形成采用常规工艺，例如先在外延层140表面沉积氧化层，然后沉积硬掩模，再利用掩模进行刻蚀，最后在高温下进行场氧的生长，再去掉硬掩模。具体的工艺不做详细限定。之后，以场氧化层170为间隔，在外延层140内形成多个相互分离的阱区。例如沿外延层140的上表面向内部延伸形成第一阱区161和162、第二阱区151以及第三阱区152和153。第二阱区151位于最中间，第一阱区161和162分布在第二阱区151两侧，第三阱区152和153分布在第一阱区161和162两侧。第一阱区161和162与第一埋层120相接触，以形成盆状结构，整个盆状结构可以同电位。第二阱区151位于盆状结构内部，第三阱区152和153位于盆状结构外部。第三阱区152和153可以与第二埋层131和132分别接触，从而第三阱区152和153可以与衬底110同电位。第二阱区151和第三阱区152和153可以与盆状结构相互分隔。第一阱区161和162可以是第一掺杂类型，第二阱区151和第三阱区152和153可以是第二掺杂类型。第一掺杂类型和第二掺杂类型相反。
接着，如图3c所示，在第二阱区151的上表面上形成多个相互间隔的栅氧化层180，然后在栅氧化层180的表面上形成场板层171、172和栅极层190。例如，在第一阱区161和第二阱区151之间的场氧化层170和栅氧化层180上方形成场板层171；在第二阱区151表面中心位置附近的栅氧化层180上方形成栅极层190；在第一阱区162和第二阱区151之间的场氧化层170和栅氧化层180上方形成场板层172。场板层171和172以及栅极层190均为多晶硅层，为导电结构，可以同时形成。场板层171和172在俯视图方向上还可以连通，形成封闭形状，内部包围第二阱区151。栅氧化层180和场氧化层170均为氧化层。在生长场板层和栅极层的步骤完成后，即形成如图3c所示的结构，其中，场板层171和场板层172还同时横跨外延层140和第二阱区151，从而可以影响盆状结构内部的外延层140的电场。
接着，形成位于第二阱区151内且位于上部的依次隔开的第二注入区191、第一注入区181、第一注入区182和第二注入区192。沿着场氧化层、场板层和栅极层之间形成的空隙，从第二阱区151的表面进行掺杂区注入形成多个注入区，注入深度可以相同或不同。第一注入区181和182具有第一掺杂类型，第二注入区191和192具有第二掺杂类型。
进一步地，如图3d所示，引出半导体器件的多个电极，其中，栅极层190引出栅极电极gate，第一注入区181引出源极电极source，第一注入区182引出漏极电极drain。第二阱区151为半导体器件的体区，与注入区191和192以及场板层171和172电连接，通过注入区191和192以及场板层171和172引出体区电极body。即第二阱区151、第二注入区191和192以及场板层171和172同电位，使场板层171和172与半导体器件的体区同电位。第三阱区152和153引出第一电极sub，与衬底110同电位。第一阱区161和162引出第二电极tub，整个盆状结构同电位。
半导体器件的具体工作原理在图2实施例中已经描述过，这里不再赘述。
另外，本发明还提供一种集成电路，其包括上述实施例描述的半导体器件，半导体器件可以是NMOS。
综上，采用本发明实施例的半导体器件及其制造方法、集成电路，在衬底上形成盆状结构，再在盆状结构内部形成第二阱区，第二阱区通过外延层与盆状结构分隔。通过在第二阱区上方增设场板层，且场板层横跨第二阱区和外延层，可以改变第二阱区和盆状结构之间的电场，使二者形成的 PN 结反偏承受更多的电压。而且还可以使相同临界击穿电场时第二阱区和外延层之间的耗尽层拓宽，从而使得第二阱区和盆状结构在高压下的 PN 结反偏时可以承受更高的电压。半导体器件可以获得优越的正负双向耐高压效果，且器件结构简单，体积基本不变，工艺流程简单，成本较低。
进一步地，在盆状结构中形成NMOS结构，然后在NMOS结构上增加场板层，场板层可以调节第二阱区和盆状结构之间的耐压。就可以在正电压的高压下仅通过盆状结构与第三阱区的PN结反偏来耐压；或者，通过给场板层增加合适的正向电压，调节第二阱区和盆状结构之间的电场，使第二阱区和盆状结构之间的PN结反偏来耐压；或者，同时由第二阱区和第三阱区与盆状结构之间的PN结反偏来耐压。在负电压的高压下给场板层上施加负电压，改变第二阱区和盆状结构之间的电场，以通过盆状结构和内部阱区的PN结反偏来耐压，提高负向耐压效果。从而通过增加场板层和调节场板层上的电压就可以实现良好的双向耐压。仅需要对器件进行较小的改动就可以实现较好的双向耐压效果，器件结构简单，且适用范围广，占用面积较小，工艺简单，成本较低。
进一步地，场板层可以为多晶硅层，而栅极层也是多晶硅层，那么场板层和栅极层的结构相同，可以在同一工艺步骤中完成，无需增加另外的掩模板和刻蚀步骤，节省工艺流程，降低工艺难度。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (16)

1.一种半导体器件，包括：
衬底；
第一埋层，位于所述衬底上方，具有第一掺杂类型；
外延层，位于所述衬底上方，且覆盖所述第一埋层；
第一阱区，具有第一掺杂类型，从所述外延层的表面向内部延伸，与所述第一埋层相接触，所述第一阱区与所述第一埋层形成盆状结构；
第二阱区，具有第二掺杂类型，从所述外延层的表面向内部延伸，位于所述盆状结构的内部，且与所述盆状结构分隔，所述第一掺杂类型和所述第二掺杂类型相反；
第一注入区和第二注入区，间隔分布在所述第二阱区内的上部，分别具有第一掺杂类型和第二掺杂类型；以及
场板层，位于所述盆状结构内部的所述外延层上方，且同时覆盖所述第二阱区和所述外延层。
2.根据权利要求1所述的半导体器件，其中，所述场板层和所述第二注入区电连接。
3.根据权利要求1所述的半导体器件，其中，所述场板层包围所述第一注入区。
4.根据权利要求1所述的半导体器件，还包括：
第三阱区，具有第二掺杂类型，从所述外延层的表面向内部延伸，位于所述盆状结构的外部，且与所述盆状结构分隔，其中，所述盆状结构的电位相同，所述第三阱区与所述衬底的电位相同。
5.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括栅极层，所述第一注入区分布在所述栅极层两侧；所述栅极层作为所述半导体器件的栅极，所述栅极层两侧的所述第一注入区分别作为所述半导体器件的源极和漏极。
6.根据权利要求5所述的半导体器件，其中，所述场板层包围所述第一注入区和所述栅极层。
7.根据权利要求1所述的半导体器件，其中，所述场板层包括多晶硅场板层。
8.根据权利要求4所述的半导体器件，还包括：第二埋层，位于所述衬底和所述第三阱区之间，与所述第三阱区和所述衬底相接触。
9.根据权利要求4所述的半导体器件，其中，作为漏极的所述第一注入区接收第一电压时，所述盆状结构和所述第三阱区之间的PN结反偏来承受电压，和/或，所述盆状结构和所述第二阱区之间的PN结反偏来承受电压。
10.据权利要求1所述的半导体器件，其中，作为漏极的所述第一注入区接收第二电压时，所述盆状结构和所述第二阱区之间的PN结反偏来承受电压。
11.根据权利要求9所述的半导体器件，其中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂时，所述第一电压为正电压。
12.根据权利要求10所述的半导体器件，其中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂时，所述第二电压为负电压。
13.一种半导体器件的制造方法，包括：
在衬底上方形成具有第一掺杂类型的第一埋层；
在所述衬底上方形成覆盖所述第一埋层的外延层；
在所述外延层内形成从所述外延层的表面向内部延伸的具有第一掺杂类型的第一阱区，所述第一阱区与所述第一埋层相接触，且与所述第一埋层形成盆状结构；
在所述外延层内形成从所述外延层的表面向内部延伸的具有第二掺杂类型的第二阱区，所述第二阱区位于所述盆状结构的内部，且与所述盆状结构分隔；
在所述第二阱区上方形成间隔分布的场板层和栅极层，所述场板层和所述栅极层之间具有空隙；
在所述空隙下方的所述第二阱区内的上部形成第一注入区和第二注入区，所述第一注入区和所述第二注入区分别具有第一掺杂类型和第二掺杂类型；以及
引出金属电极；
其中，所述场板层位于所述盆状结构内部的所述外延层上方，且同时覆盖所述第二阱区和所述外延层。
14.根据权利要求13所述的半导体器件的制造方法，其中，所述场板层和所述第二注入区电连接。
15.根据权利要求13所述的半导体器件的制造方法，其中，所述场板层包围所述第一注入区。
16.一种集成电路，包括：根据权利要求1-12任一项所述的半导体器件，所述半导体器件包括NMOS。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
JPH10321853A (ja) * 1997-03-17 1998-12-04 Toshiba Corp 高耐圧半導体装置
US20030168698A1 (en) * 2002-03-05 2003-09-11 Samsung Electronics Co., Ltd. Semiconductor devices with multiple isolation structure and methods for fabricating the same
US20030218186A1 (en) * 2002-05-24 2003-11-27 Mitsubishi Denki Kabushiki Semiconductor device
US20140070315A1 (en) * 2008-10-29 2014-03-13 Tower Semiconductor Ltd. Double-Resurf LDMOS With Drift And PSURF Implants Self-Aligned To A Stacked Gate "BUMP" Structure
CN108847423A (zh) * 2018-05-30 2018-11-20 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
CN111199970A (zh) * 2020-01-06 2020-05-26 杰华特微电子（杭州）有限公司 用于静电防护的晶体管结构及其制造方法
US20210104630A1 (en) * 2019-10-02 2021-04-08 Key Foundry Co., Ltd. High voltage semiconductor device and manufacturing method of high voltage semiconductor device
WO2022142339A1 (zh) * 2020-12-29 2022-07-07 无锡华润上华科技有限公司 电子设备、半导体器件及其制备方法
CN116487381A (zh) * 2023-04-28 2023-07-25 北京燕东微电子科技有限公司 中高压mos器件及其版图结构和制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
JPH10321853A (ja) * 1997-03-17 1998-12-04 Toshiba Corp 高耐圧半導体装置
US20030168698A1 (en) * 2002-03-05 2003-09-11 Samsung Electronics Co., Ltd. Semiconductor devices with multiple isolation structure and methods for fabricating the same
US20030218186A1 (en) * 2002-05-24 2003-11-27 Mitsubishi Denki Kabushiki Semiconductor device
US20140070315A1 (en) * 2008-10-29 2014-03-13 Tower Semiconductor Ltd. Double-Resurf LDMOS With Drift And PSURF Implants Self-Aligned To A Stacked Gate "BUMP" Structure
CN108847423A (zh) * 2018-05-30 2018-11-20 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
US20210104630A1 (en) * 2019-10-02 2021-04-08 Key Foundry Co., Ltd. High voltage semiconductor device and manufacturing method of high voltage semiconductor device
CN111199970A (zh) * 2020-01-06 2020-05-26 杰华特微电子（杭州）有限公司 用于静电防护的晶体管结构及其制造方法
WO2022142339A1 (zh) * 2020-12-29 2022-07-07 无锡华润上华科技有限公司 电子设备、半导体器件及其制备方法
CN116487381A (zh) * 2023-04-28 2023-07-25 北京燕东微电子科技有限公司 中高压mos器件及其版图结构和制造方法

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