CN117438474A - 一种集成sbd结构的碳化硅超结及其制备方法 - Google Patents

一种集成sbd结构的碳化硅超结及其制备方法 Download PDF

Info

Publication number
CN117438474A
CN117438474A CN202311747217.4A CN202311747217A CN117438474A CN 117438474 A CN117438474 A CN 117438474A CN 202311747217 A CN202311747217 A CN 202311747217A CN 117438474 A CN117438474 A CN 117438474A
Authority
CN
China
Prior art keywords
silicon carbide
injection region
epitaxial layer
superjunction
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311747217.4A
Other languages
English (en)
Inventor
张梓豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Gongcheng Semiconductor Co ltd
Original Assignee
Chengdu Gongcheng Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Gongcheng Semiconductor Co ltd filed Critical Chengdu Gongcheng Semiconductor Co ltd
Priority to CN202311747217.4A priority Critical patent/CN117438474A/zh
Publication of CN117438474A publication Critical patent/CN117438474A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种集成SBD结构的碳化硅超结及其制备方法，该碳化硅超结包括碳化硅衬底和在碳化硅衬底上生长的碳化硅外延层；在碳化硅外延层上设有一个沟槽结构，沟槽结构内设有填充柱；沟槽结构内在填充柱上方设有氧化层和栅电极，栅电极顶端与碳化硅外延层上端齐平；在碳化硅外延层上还设有第一注入区、第二注入区和第三注入区，碳化硅外延层内在填充柱下方还设有第四注入区；栅电极上覆盖有钝化层，钝化层旁设有欧姆接触和肖特基接触；整个碳化硅外延层上方覆盖有源金属电极，背面覆盖有漏金属电极。本发明可以满足低特征导通电阻、高反向耐压；同时集成了SBD结构，能够成功改善传统的硅基超结结构存在的体二极管正向导通差问题。

Description

一种集成SBD结构的碳化硅超结及其制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种集成SBD结构的碳化硅超结及其制备方法。
背景技术
近年来，新能源、智能汽车、智能家居等新产业发展迅速，带动了功率器件尤其是硅基超结器件的强劲需求。然而，常规的硅基超结器件，耐压能力有限，正向导通电阻有最低瓶颈。市面上大多产品最高只能做到900V，在满足高反向耐压前提下外延较厚，导通电阻最小能只能做到20~30mΩ。
碳化硅材料相比于硅材料，具有独特的性能优势，可在更薄的外延厚度情况下拥有更高的掺杂，以及具有较低的本征载流子浓度，因此具有优良的耐压特性、热导性。当下汽车、工业市场趋近于高压、高频、高功率的应用环境，碳化硅器件相比于传统硅器件更贴合当前及未来的电力电子应用。
有鉴于此，特提出本申请。
发明内容
本发明所要解决的技术问题是常规的硅基超结器件，存在反向耐压能力不高、导通电阻大损耗高，且体二极管特性差等问题。本发明目的在于提供一种集成SBD结构的碳化硅超结及其制备方法，本方提供了一种新颖碳化硅超结结构，相比于传统的硅基超结结构，进行了独特设计，可以满足低特征导通电阻、高反向耐压的特性；同时集成了肖特基二极管（SBD）结构，能够成功改善传统的硅基超结结构存在的体二极管正向导通差问题。
本发明通过下述技术方案实现：
第一方面，本发明提供了一种集成SBD结构的碳化硅超结，该碳化硅超结包括碳化硅衬底和在碳化硅衬底上生长的碳化硅外延层；在碳化硅外延层上设有一个沟槽结构，沟槽结构内设有填充柱；沟槽结构内在填充柱上方设有氧化层和栅电极，栅电极顶端与碳化硅外延层上端齐平；
在碳化硅外延层上还设有第一注入区、第二注入区和第三注入区，碳化硅外延层内在填充柱下方还设有第四注入区；
栅电极上覆盖有钝化层，钝化层旁设有欧姆接触和肖特基接触；整个碳化硅外延层上方覆盖有源金属电极，背面覆盖有漏金属电极；
碳化硅衬底、碳化硅外延层、栅电极、第一注入区的掺杂类型均为第一导电类型；填充柱、第二注入区、第三注入区和第四注入区的掺杂类型均为第二导电类型。
本发明一种集成SBD结构的碳化硅超结，相比于传统的MOSFET结构，填充柱和第四注入区与碳化硅衬底形成的pn结构可以带来较高的反向耐压值；可以使得器件在保证反向耐压特性的前提下，大幅优化减少正向导通电阻。具体方法可以通过增大碳化硅外延层的掺杂浓度、降低第二注入区在沟道结构附近的掺杂浓度来实现。另外，由于碳化硅材料较硬，挖槽比较困难，填充柱和第四注入区组合形成的P+结构可变相减少沟槽深度，降低挖槽难度。同时，通过设置欧姆接触和肖特基接触，将PN结构变为SBD结构，实现了金属势垒的降低，可以改善体二极管正向特性差的问题。
进一步地，第一注入区、第二注入区和第三注入区均以沟槽结构为对称轴进行对称设置；
以沟槽结构往两侧边方向依次为第二注入区、第三注入区，第二注入区上设有第一注入区；且第三注入区、第一注入区的顶端均与碳化硅外延层上端齐平。
进一步地，第二注入区和第三注入区的注入深度均小于沟槽结构的深度。
进一步地，欧姆接触和肖特基接触均以沟槽结构为对称轴进行对称设置；
以沟槽结构往两侧边方向依次为欧姆接触和肖特基接触。
常规MOSFET以及超结结构，都存在注入带来的寄生二极管结构（体二极管），该二极管正向特性较差，正向导通电阻较大，同时还存在反向恢复的情况。当器件工作在第三象限或应用在双向电路中时，体二极管便会开启工作，而由于体二极管的正向导通特性较差且存在反向恢复，因此在总体损耗中有较高的损耗占比。本发明通过设置欧姆接触和肖特基接触，将PN结构变为SBD结构，实现了金属势垒的降低，可以改善体二极管正向特性差的问题，同时基本上完全减除了反向恢复。
欧姆接触包括第一欧姆接触和第二欧姆接触；该碳化硅超结的X轴方向上，第二欧姆接触与肖特基接触间断交替分布。
进一步地，欧姆接触和肖特基接触为不同的金属材料；栅电极为多晶硅材料。
进一步地，第一导电类型为N型，第二导电类型为P型。
进一步地，第一导电类型为P型，第二导电类型为N型。
第二方面，本发明又提供了一种集成SBD结构的碳化硅超结的制备方法，包括以下步骤：
S1，在碳化硅衬底上外延生长形成碳化硅外延层；
S2，在碳化硅外延层上表面，通过薄膜沉积、光刻和刻蚀，形成第一图形化掩膜层；再通过刻蚀手段形成沟槽结构并去除第一图形化掩膜层；
S3，在碳化硅外延层上表面，再次通过薄膜沉积、光刻和刻蚀，形成第二图形化掩膜层，再通过离子注入形成第三注入区和第四注入区，离子注入后去除第二图形化掩膜层；
S4，在碳化硅外延层上表面，基于剥离工艺进行光刻胶沉积、刻蚀与掺杂进行填充柱沉积；
S5，在碳化硅外延层上表面，再次通过光刻形成第三图形化掩膜层，再通过离子注入形成第二注入区，离子注入后去除第三图形掩膜层；
S6，在碳化硅外延层上表面，再次通过光刻形成第四图形化掩膜层，再通过离子注入形成第一注入区，离子注入后去除第四图形化掩膜层；
S7，在碳化硅外延层与填充柱形成的沟槽表面进行热氧工艺，形成氧化层；再沉积多晶硅材料，形成栅电极；
S8，在碳化硅外延层上表面沉积电绝缘材料，再通过光刻形成第五图形化掩膜层，对电绝缘材料进行刻蚀形成钝化层并去除第五图形化掩膜层；之后进行镍铝金属淀积，形成欧姆接触；最后进行高温退火处理；
S9，在欧姆接触上进行光刻开窗、刻蚀，之后进行钛金属沉积形成肖特基接触，并进行退火处理；最后在整个正面结构上进行铝金属沉积，形成源金属电极；形成源金属电极后，对整个正面结构进行贴膜保护，从背面进行碳化硅衬底的减薄、金属化与激光退火，形成钛镍银成分的漏金属电极。
进一步地，S3中通过离子注入形成第三注入区和第四注入区，包括：通过铝（Al）或硼（B）离子注入形成P型第三注入区和第四注入区，掺杂浓度为1×1019cm-3～1×1020cm-3；
S4中填充柱的掺杂浓度为1×1019cm-3～1×1020cm-3；
S5中通过离子注入形成第二注入区，包括：通过铝（Al）或硼（B）离子注入形成P型第二注入区，掺杂浓度为5×1017cm-3～1×1019cm-3；
S6中通过离子注入形成第一注入区，包括：通过氮（N）或磷（P）离子注入形成N型第一注入区，掺杂浓度为5×1018cm-3～5×1019cm-3。
进一步地，S2中沟槽结构的深度为3~7um；
S7中氧化层的厚度为100nm；
S8中镍铝金属淀积的厚度为100~500um，S9中铝金属沉积的厚度为4~6um。
本发明与现有技术相比，具有如下的优点和有益效果：
1、本发明一种集成SBD结构的碳化硅超结及其制备方法，相比于传统的硅基超结结构，本发明进行了独特设计，可以满足低特征导通电阻、高反向耐压的特性；同时集成了肖特基二极管（SBD）结构，能够成功改善传统的硅基超结结构存在的体二极管正向导通差问题。
2、本发明一种集成SBD结构的碳化硅超结及其制备方法，填充柱和第四注入区与碳化硅衬底形成的pn结构可以带来较高的反向耐压值。可以使得器件在保证反向耐压特性的前提下，大幅优化减少正向导通电阻，具体方法可以通过增大碳化硅外延层的掺杂浓度、降低第二注入区在沟道结构附近的掺杂浓度来实现。另外，由于碳化硅材料较硬，挖槽比较困难，填充柱和第四注入区组合形成的P+结构可变相减少沟槽深度，降低挖槽难度。
3、本发明一种集成SBD结构的碳化硅超结及其制备方法，通过设置欧姆接触和肖特基接触，将PN结构变为SBD结构，实现了金属势垒的降低，可以改善体二极管正向特性差的问题，同时基本上完全减除了反向恢复。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明实施例1一种集成SBD结构的碳化硅超结的截面图；
图2为本发明实施例1一种集成SBD结构的碳化硅超结的立体图；
图3为本发明实施例2一种集成SBD结构的碳化硅超结的X1方向截面图；
图4为本发明实施例2一种集成SBD结构的碳化硅超结的X2方向截面图；
图5为本发明实施例2一种集成SBD结构的碳化硅超结的立体图；
图6为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S1后的碳化硅超结示意图；
图7为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S2后的碳化硅超结示意图；
图8为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S3后的碳化硅超结示意图；
图9为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S4后的碳化硅超结示意图；
图10为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S5后的碳化硅超结示意图；
图11为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S6后的碳化硅超结示意图；
图12为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S7后的碳化硅超结示意图；
图13为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S8后的碳化硅超结示意图；
图14为本发明实施例1一种集成SBD结构的碳化硅超结的制备方法中经过步骤S9后的碳化硅超结示意图。
附图标记及对应的零部件名称：
101-碳化硅衬底，102-碳化硅外延层，103-填充柱，104-第一注入区，105-第二注入区，106-第三注入区，107-栅电极，108-氧化层，109-钝化层，110-欧姆接触，1101-第一欧姆接触，1102-第二欧姆接触，111-肖特基接触，112-源金属电极，113-漏金属电极，114-第四注入区，115-沟槽结构。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
常规的硅基超结器件，耐压能力有限，正向导通电阻有最低瓶颈。市面上大多产品最高只能做到900V，在满足高反向耐压前提下外延较厚，导通电阻最小能只能做到20~30mΩ。
考虑到碳化硅材料相比于硅材料，具有独特的性能优势，可在更薄的外延厚度情况下拥有更高的掺杂，以及具有较低的本征载流子浓度，因此具有优良的耐压特性、热导性。当下汽车、工业市场趋近于高压、高频、高功率的应用环境，碳化硅器件相比于传统硅器件更贴合当前及未来的电力电子应用。
因此，本发明采用碳化硅材料的超结器件，可以通过优化设计，在满足正向低导通电阻的前提下反向耐压达到3KV以上。碳化硅相比于硅材料，禁带宽度大，同时多出了碳原子，在材料相接界面的电场变化比较剧烈，因此相比于硅基超结产品，碳化硅超结的设计需要考虑更多。因此，本发明设计了一种集成SBD结构的碳化硅超结，即是一种新颖碳化硅超结结构，相比于传统的硅基超结结构，本发明进行了独特设计，可以满足低特征导通电阻、高反向耐压的特性，实现更低的正向导通损耗；同时本发明集成了肖特基二极管（SBD）结构，能够成功改善传统的硅基超结结构存在的体二极管正向导通差问题。
实施例1
如图1、图2所示，图1为本发明实施例1一种集成SBD结构的碳化硅超结的截面图，本实施例以第一导电类型为N举例，该碳化硅超结包括碳化硅衬底101，其中碳化硅衬底101的掺杂浓度与类型为N+。在碳化硅衬底101上生长的碳化硅外延层102，其中碳化硅外延层102的掺杂浓度与类型为N-；在碳化硅外延层102上设有一个沟槽结构115，沟槽结构115内设有掺杂浓度与类型为P+的填充柱103；沟槽结构115内在填充柱103上方设有氧化层108和栅电极107，其中栅电极107为掺杂浓度与类型为N的多晶硅材料，栅电极107顶端与碳化硅外延层102上端齐平；
在碳化硅外延层102上还设有掺杂浓度与类型为N+的第一注入区104、掺杂浓度与类型为P-的第二注入区105和掺杂浓度与类型为P+的第三注入区106，碳化硅外延层102内在填充柱103下方还设有掺杂浓度与类型为P+的第四注入区114；
栅电极107上覆盖有钝化层109，钝化层109旁设有欧姆接触110和肖特基接触111，二者为不同的金属材料。整个碳化硅外延层102上方覆盖有源金属电极112，背面覆盖有漏金属电极113；
本实施例中，第一注入区104、第二注入区105和第三注入区106均以沟槽结构115为对称轴进行对称设置；
以沟槽结构115往两侧边方向依次为第二注入区105、第三注入区106，第二注入区105上设有第一注入区104；且第三注入区106、第一注入区104的顶端均与碳化硅外延层102上端齐平。
本实施例中，第二注入区105和第三注入区106的注入深度均小于沟槽结构115的深度。
本实施例中，欧姆接触110和肖特基接触111均以沟槽结构115为对称轴进行对称设置；以沟槽结构115往两侧边方向依次为欧姆接触110和肖特基接触111。
图2为本发明实施例1一种集成SBD结构的碳化硅超结的立体图，用以清晰表述该碳化硅超结在X方向上的分布。为了体现分布特征，图2省去了钝化层109、源金属电极112、漏金属电极113。
相比于传统的MOSFET结构，填充柱103和第四注入区114与碳化硅衬底101形成的pn结构可以带来较高的反向耐压值。可以使得器件在保证反向耐压特性的前提下，大幅优化减少正向导通电阻，具体实施方法可以通过增大碳化硅外延层102的掺杂浓度、降低第二注入区105在沟道结构附近的掺杂浓度来实现。
另外，由于碳化硅材料较硬，挖槽比较困难，填充柱103和第四注入区114组合形成的P+结构可变相减少沟槽深度，降低挖槽难度。
常规MOSFET以及超结结构，都存在注入带来的寄生二极管结构（体二极管），该二极管正向特性较差，正向导通电阻较大，同时还存在反向恢复的情况。当器件工作在第三象限或应用在双向电路中时，体二极管便会开启工作，而由于体二极管的正向导通特性较差且存在反向恢复，因此在总体损耗中有较高的损耗占比。通过设置欧姆接触110和肖特基接触111，将PN结构变为SBD结构，实现了金属势垒的降低，可以改善体二极管正向特性差的问题，同时基本上完全减除了反向恢复。
本发明器件为增强型常闭器件，正常工作状态为导通，在栅电极107施加正压，便可在第二注入区105靠近氧化层108的区域形成电子沟道，形成源金属电极112、漏金属电极113之前的导电通路。
基于以上特性，和较高的反向耐压等级，本发明器件可作为功率器件应用于开关电路。
本发明上述实施例的制备方法，包括以下步骤：
S1，在碳化硅衬底101上外延生长形成碳化硅外延层102；具体如图6所示；
S2，在碳化硅外延层102上表面，通过薄膜沉积、光刻和刻蚀，形成第一图形化掩膜层；再通过刻蚀手段形成沟槽结构115，沟槽深度为3~7um，具体如图7所示；形成沟槽结构115后去除第一图形化掩膜层；
S3，在碳化硅外延层102上表面，再次通过薄膜沉积、光刻和刻蚀，形成第二图形化掩膜层，再通过铝（Al）或硼（B）离子注入形成P型的第三注入区106和第四注入区114，掺杂浓度为1×1019cm-3～1×1020cm-3，具体如图8所示；离子注入后去除第二图形化掩膜层；
S4，在碳化硅外延层102上表面，基于剥离工艺（lift-off）进行光刻胶沉积、刻蚀与P型掺杂进行填充柱103沉积；其中填充柱103的掺杂浓度为1×1019cm-3～1×1020cm-3，具体如图9所示；
S5，在碳化硅外延层102上表面，再次通过光刻形成第三图形化掩膜层，再通过铝（Al）或硼（B）离子注入形成P型第二注入区105，掺杂浓度为5×1017cm-3～1×1019cm-3，具体如图10所示；离子注入后去除第三图形掩膜层；
S6，在碳化硅外延层102上表面，再次通过光刻形成第四图形化掩膜层，再通过氮（N）或磷（P）离子注入形成N型第一注入区104，掺杂浓度为5×1018cm-3～5×1019cm-3，具体如图11所示；离子注入后去除第四图形化掩膜层；
S7，在碳化硅外延层102与填充柱103形成的沟槽表面进行热氧工艺，形成100nm左右厚度的氧化层108。再沉积掺杂类型为N的多晶硅材料，形成栅电极107；具体如图12所示；
S8，在碳化硅外延层102上表面沉积硼磷硅玻璃等电绝缘材料，再通过光刻形成第五图形化掩膜层，对硼磷硅玻璃等电绝缘材料进行刻蚀，形成钝化层109；形成钝化层109后去除第五图形化掩膜层；之后进行100~500um的镍铝金属淀积，形成欧姆接触110，最后进行1600~1800℃的高温退火处理；具体如图13所示；
S9，在欧姆接触110上进行光刻开窗、刻蚀，之后进行钛金属沉积形成肖特基接触111，并进行500℃~700℃的退火处理；最后在整个正面结构上进行厚度为4~6um的铝金属沉积，形成源金属电极112；形成源金属电极112后，对整个正面结构进行贴膜保护，从背面进行碳化硅衬底101的减薄、金属化与激光退火，形成钛镍银成分的漏金属电极113。具体如图14所示。
实施例2
如图3至图5所示，本实施例2与实施例1较为相似，仅欧姆接触110和肖特基接触111在空间上排布较为不同。本实施例中，欧姆接触110对称设于沟槽结构115两侧；欧姆接触110包括第一欧姆接触1101和第二欧姆接触1102；该碳化硅超结的X轴方向上，第二欧姆接触1102与肖特基接触111间断交替分布。
相比于实施例1，实施例2中的欧姆接触110排布更为紧密。实施例1、实施例2皆为可实现本发明的半导体结构，旨在适配不同的外延材料、工艺能力情况。外延较薄、外延掺杂浓度较高，以及第二大导电类型注入深度较浅、注入浓度较低时，实施例2可带来更多设计空间。
本发明器件工作原理与实施例1相同，本器件为增强型常闭器件，正常工作状态为导通，在栅电极107施加正压，便可在第二注入区105靠近氧化层108的区域形成电子沟道，形成源金属电极112、漏金属电极113之前的导电通路。
图3为本发明实施例2一种集成SBD结构的碳化硅超结的X1方向截面图；图4为本发明实施例2一种集成SBD结构的碳化硅超结的X2方向截面图；图5为本发明实施例2一种集成SBD结构的碳化硅超结的立体图。为了体现分布特征，图5省去了钝化层109、源金属电极112、漏金属电极113。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种集成SBD结构的碳化硅超结，该碳化硅超结包括碳化硅衬底（101）和在碳化硅衬底（101）上生长的碳化硅外延层（102）；其特征在于，在所述碳化硅外延层（102）上设有一个沟槽结构（115），沟槽结构（115）内设有填充柱（103）；所述沟槽结构（115）内在填充柱（103）上方设有氧化层（108）和栅电极（107），栅电极（107）顶端与碳化硅外延层（102）上端齐平；
在所述碳化硅外延层（102）上还设有第一注入区（104）、第二注入区（105）和第三注入区（106），所述碳化硅外延层（102）内在填充柱（103）下方还设有第四注入区（114）；
所述栅电极（107）上覆盖有钝化层（109），钝化层（109）旁设有欧姆接触（110）和肖特基接触（111）；整个所述碳化硅外延层（102）上方覆盖有源金属电极（112），背面覆盖有漏金属电极（113）；
所述碳化硅衬底（101）、碳化硅外延层（102）、栅电极（107）、第一注入区（104）的掺杂类型均为第一导电类型；所述填充柱（103）、第二注入区（105）、第三注入区（106）和第四注入区（114）的掺杂类型均为第二导电类型。
2.根据权利要求1所述的一种集成SBD结构的碳化硅超结，其特征在于，所述第一注入区（104）、第二注入区（105）和第三注入区（106）均以沟槽结构（115）为对称轴进行对称设置；
以沟槽结构（115）往两侧边方向依次为第二注入区（105）、第三注入区（106），所述第二注入区（105）上设有第一注入区（104）；且第三注入区（106）、第一注入区（104）的顶端均与碳化硅外延层（102）上端齐平。
3.根据权利要求2所述的一种集成SBD结构的碳化硅超结，其特征在于，所述第二注入区（105）和第三注入区（106）的注入深度均小于所述沟槽结构（115）的深度。
4.根据权利要求1所述的一种集成SBD结构的碳化硅超结，其特征在于，所述欧姆接触（110）和肖特基接触（111）均以沟槽结构（115）为对称轴进行对称设置；
以沟槽结构（115）往两侧边方向依次为欧姆接触（110）和肖特基接触（111）。
5.根据权利要求1所述的一种集成SBD结构的碳化硅超结，其特征在于，所述欧姆接触（110）对称设于沟槽结构（115）两侧；
所述欧姆接触（110）包括第一欧姆接触（1101）和第二欧姆接触（1102）；该碳化硅超结的X轴方向上，第二欧姆接触（1102）与肖特基接触（111）间断交替分布。
6.根据权利要求1所述的一种集成SBD结构的碳化硅超结，其特征在于，所述欧姆接触（110）和肖特基接触（111）为不同的金属材料；所述栅电极（107）为多晶硅材料。
7.根据权利要求1所述的一种集成SBD结构的碳化硅超结，其特征在于，所述第一导电类型为N型，第二导电类型为P型；
或所述第一导电类型为P型，第二导电类型为N型。
8.如权利要求1至7中任一所述的一种集成SBD结构的碳化硅超结的制备方法，其特征在于，包括：
S1，在碳化硅衬底（101）上外延生长形成碳化硅外延层（102）；
S2，在碳化硅外延层（102）上表面，通过薄膜沉积、光刻和刻蚀，形成第一图形化掩膜层；再通过刻蚀手段形成沟槽结构（115）并去除第一图形化掩膜层；
S3，再次通过薄膜沉积、光刻和刻蚀，形成第二图形化掩膜层，再通过离子注入形成第三注入区（106）和第四注入区（114），离子注入后去除第二图形化掩膜层；
S4，基于剥离工艺进行光刻胶沉积、刻蚀与掺杂进行填充柱（103）沉积；
S5，再次通过光刻形成第三图形化掩膜层，再通过离子注入形成第二注入区（105），离子注入后去除第三图形掩膜层；
S6，再次通过光刻形成第四图形化掩膜层，再通过离子注入形成第一注入区（104），离子注入后去除第四图形化掩膜层；
S7，在碳化硅外延层（102）与填充柱（103）形成的沟槽表面进行热氧工艺，形成氧化层（108）；再沉积多晶硅材料，形成栅电极（107）；
S8，在碳化硅外延层（102）上表面沉积电绝缘材料，再通过光刻形成第五图形化掩膜层，对电绝缘材料进行刻蚀形成钝化层（109）并去除第五图形化掩膜层；之后进行镍铝金属淀积，形成欧姆接触（110）；
S9，在欧姆接触（110）上进行光刻开窗、刻蚀，之后进行钛金属沉积形成肖特基接触（111），并进行退火处理；最后在整个正面结构上进行铝金属沉积，形成源金属电极（112）；从背面进行碳化硅衬底（101）的减薄、金属化与激光退火，形成钛镍银成分的漏金属电极（113）。
9.根据权利要求8所述的制备方法，其特征在于，S3中通过离子注入形成第三注入区（106）和第四注入区（114），包括：通过铝或硼离子注入形成第三注入区（106）和第四注入区（114），掺杂浓度为1×1019 cm-3～1×1020 cm-3；
S4中填充柱（103）的掺杂浓度为1×1019 cm-3～1×1020 cm-3；
S5中通过离子注入形成第二注入区（105），包括：通过铝或硼离子注入形成第二注入区（105），掺杂浓度为5×1017 cm-3～1×1019 cm-3；
S6中通过离子注入形成第一注入区（104），包括：通过氮或磷离子注入形成第一注入区（104），掺杂浓度为5×1018 cm-3～5×1019 cm-3。
10.根据权利要求9所述的制备方法，其特征在于，S2中沟槽结构（115）的深度为3~7um。
CN202311747217.4A 2023-12-19 2023-12-19 一种集成sbd结构的碳化硅超结及其制备方法 Pending CN117438474A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311747217.4A CN117438474A (zh) 2023-12-19 2023-12-19 一种集成sbd结构的碳化硅超结及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311747217.4A CN117438474A (zh) 2023-12-19 2023-12-19 一种集成sbd结构的碳化硅超结及其制备方法

Publications (1)

Publication Number Publication Date
CN117438474A true CN117438474A (zh) 2024-01-23

Family

ID=89553782

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311747217.4A Pending CN117438474A (zh) 2023-12-19 2023-12-19 一种集成sbd结构的碳化硅超结及其制备方法

Country Status (1)

Country Link
CN (1) CN117438474A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208447A (zh) * 2011-05-20 2011-10-05 无锡新洁能功率半导体有限公司 一种具有超结结构的半导体器件及其制造方法
CN217086575U (zh) * 2022-02-25 2022-07-29 成都功成半导体有限公司 一种碳化硅沟槽式mosfet
US20230253491A1 (en) * 2022-02-07 2023-08-10 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN116632065A (zh) * 2023-05-24 2023-08-22 中国电子科技集团公司第五十五研究所 集成sbd的碳化硅槽栅mosfet器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102208447A (zh) * 2011-05-20 2011-10-05 无锡新洁能功率半导体有限公司 一种具有超结结构的半导体器件及其制造方法
US20230253491A1 (en) * 2022-02-07 2023-08-10 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN217086575U (zh) * 2022-02-25 2022-07-29 成都功成半导体有限公司 一种碳化硅沟槽式mosfet
CN116632065A (zh) * 2023-05-24 2023-08-22 中国电子科技集团公司第五十五研究所 集成sbd的碳化硅槽栅mosfet器件及其制造方法

Similar Documents

Publication Publication Date Title
CN106876485B (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
CN109065621B (zh) 一种绝缘栅双极晶体管及其制备方法
CN108346688B (zh) 具有CSL输运层的SiC沟槽结势垒肖特基二极管及其制作方法
CN103681866A (zh) 场效应半导体器件及其制造方法
CN214848639U (zh) 半导体器件的元胞结构及半导体器件
WO2012131768A1 (ja) 炭化珪素半導体装置およびその製造方法
CN106876256B (zh) SiC双槽UMOSFET器件及其制备方法
CN114927562B (zh) 碳化硅jfet器件结构及其制备方法
CN113140639A (zh) 一种碳化硅功率二极管及其制作方法
CN115579397A (zh) 双级沟槽栅碳化硅mosfet及其制备方法
CN116454137A (zh) 一种集成SBD的槽型裂源SiC VDMOS结构及制造方法
CN116525683B (zh) 一种深阱型SiC Mosfet器件及制备方法
CN111081758B (zh) 降低导通电阻的SiC MPS结构及制备方法
CN114551586B (zh) 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法
CN106876471B (zh) 双槽umosfet器件
CN115642173A (zh) 全垂直功率器件及其制作方法、芯片
CN115241051A (zh) 一种碳化硅功率器件及其制备方法
CN113972261A (zh) 碳化硅半导体器件及制备方法
CN117438474A (zh) 一种集成sbd结构的碳化硅超结及其制备方法
CN211828777U (zh) 一种碳化硅功率二极管
CN209947846U (zh) 一种场效应管
CN115295614B (zh) 一种碳化硅jfet结构及其制备方法
CN116417507B (zh) 一种集成肖特基接触的igbt器件结构及其制备方法
CN113725295B (zh) 一种逆导型mos栅控晶闸管及其制造方法
CN111755522B (zh) 一种集成tjbs的碳化硅umosfet器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination