CN117438463A - 一种适用于并联应用的集成sbd二极管的vdmosfet及其制备方法 - Google Patents

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Abstract

本发明公开了一种适用于并联应用的集成SBD二极管的VDMOSFET，包括：第一阱区和多个SBD金属板；所述第一阱区位于第二阱区和第三阱区之间，所述第二阱区和第三阱区上沉积有源极金属；所述第一阱区的第一位置上沉积有所述多个SBD金属板；所述SBD金属板之间存在间隔，所述多个SBD金属板在所述第一阱区表面上的投影面积之和与所述第一阱区表面的面积之比满足预设范围；所述第一阱区的第二位置中掺杂有P离子，用于形成PN二极管，以降低SBD二极管的导通电压。本发明能够对抗工艺窗口变异的器件结构，适用于并联的大电流应用，提高并联时器件的抗浪涌电流能力，避免损坏器件。

Description

一种适用于并联应用的集成SBD二极管的VDMOSFET及其制备 方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种适用并联应用的适用于并联应用的集成SBD二极管的VDMOSFET及其制备方法。
背景技术
VDMOSFET全称垂直型双扩散金属氧化物半导体场效应晶体管，具有高输入阻抗，开关速度快，热稳定性好等优点，同时具有正温度系数和良好的电流自调节能力，被广泛应用于多个领域。
VDMOSFET在关闭过程中，VDMOSFET寄生的体二极管会影响VDMOSFET的反向恢复特性。为了提高其可靠性和开关速度，常见的做法是在VDMOSFET的结构中集成SBD二极管以替代器件寄生的体二极管。一方面，由于二极管的反向恢复时间大于SBD二极管，因此集成SBD后VDMOSFET反向恢复速度更快；另一方面，由于SBD的存在使得关断器件时的浪涌电流不经过体二极管区域，进而增加了VDMOSFET器件的可靠性。
然而，集成SBD同时也会影响VDMOSFET器件的性能，例如漏电、使得器件的导通电压增加等。浪涌电流会首先流经电阻较小的SBD区域，虽然制造工艺窗口的变异会造成一些SBD内阻的差异，只要其中一个SBD导通整个芯片，由于温度上升降低其他SBD的内阻而全面导通，所以单颗分立器件使用时，SBD工艺窗口变异对抗浪涌能力影响不大。但是当芯片并联时，由于不同芯片之间无法热扩散，所以会让最先开启的芯片承受所有的浪涌电流，造成器件直接烧毁。
发明内容
为了解决上述提出的至少一个技术问题，本发明提供一种适用并联应用的适用于并联应用的集成SBD二极管的VDMOSFET及其制备方法，能够对抗工艺窗口变异的器件结构，适用于并联的大电流应用，提高并联时器件的抗浪涌电流能力，避免损坏器件。
本发明提供了一种适用于并联应用的集成SBD二极管的VDMOSFET，包括：
第一阱区和多个SBD金属板；
所述第一阱区位于第二阱区和第三阱区之间，所述第二阱区和第三阱区上沉积有源极金属；
所述第一阱区的第一位置上沉积有所述多个SBD金属板；所述SBD金属板之间存在间隔，所述多个SBD金属板在所述第一阱区表面上的投影面积之和与所述第一阱区表面的面积之比满足预设范围；
所述第一阱区的第二位置中掺杂有P离子，用于形成PN二极管，以降低SBD二极管的导通电压。
在一种可能实施的方式中，所述PN二极管的体积占所述VDMOSFET结构体积的1％～3％。
在一种可能实施的方式中，所述预设范围为(1/10,1/2)。
在一种可能实施的方式中，所述第一阱区的第一位置内开设有多个凹槽，所述SBD金属板嵌入在所述凹槽内。
在一种可能实施的方式中，所述第二阱区、所述第三阱区的浓度均小于所述第一阱区的浓度。
在一种可能实施的方式中，所述SBD金属板的宽度小于或等于所述第一阱区的宽度。
在一种可能实施的方式中，当所述多个SBD金属板的个数大于2个时，两两所述SBD金属板之间的间隔相等。
在一种可能实施的方式中，所述P离子的浓度范围为1017～1018cm3。
本发明还提供了一种适用于并联应用的集成SBD二极管的VDMOSFET的制备方法，所述方法包括：
提供第一阱区和多个SBD金属板；所述第一阱区位于第二阱区和第三阱区之间，所述第二阱区和第三阱区上沉积有源极金属；
在所述第一阱区的第一位置上沉积所述多个SBD金属板；所述SBD金属板之间存在间隔，所述多个SBD金属板在所述第一阱区表面上的投影面积之和与所述第一阱区表面的面积之比满足预设范围；
在所述第一阱区的第二位置中掺杂有P离子，形成PN二极管，所述PN二极管用于降低SBD二极管的导通电压。
在一种可能实施的方式中，所述的一种适用于并联应用的集成SBD二极管的VDMOSFET的制备方法，还包括：
提供衬底，在所述衬底上通过离子注入和离子掺杂形成所述第一阱区、所述第二阱区和所述第三阱区；
在所述衬底下方沉积金属或半导体材料得到漏极；
在所述第二阱区、所述第三阱区上方形成绝缘层，在所述绝缘层上方沉积金属或半导体材料得到栅极。
与现有技术相比，本发明的有益效果在于：
本发明提供一种适用于并联应用的集成SBD二极管的VDMOSFET，包括：第一阱区和多个SBD金属板；所述第一阱区位于第二阱区和第三阱区之间，所述第二阱区和第三阱区上沉积有源极金属；所述第一阱区的第一位置上沉积有所述多个SBD金属板；所述SBD金属板之间存在间隔，所述多个SBD金属板在所述第一阱区表面上的投影面积之和与所述第一阱区表面的面积之比满足预设范围；所述第一阱区的第二位置中掺杂有P离子，用于形成PN二极管，以降低SBD二极管的导通电压。本发明能够对抗工艺窗口变异的器件结构，适用于并联的大电流应用，提高并联时器件的抗浪涌电流能力，避免损坏器件。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。
附图说明
为了更清楚地说明本发明实施例或背景技术中的技术方案，下面将对本发明实施例或背景技术中所需要使用的附图进行说明。
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1为现有的一种集成SBD二极管的VDMOSFET中浪涌电流流入的原理图；
图2为图1中最先开启的芯片承受所有浪涌电流的原理图；
图3为本发明实施例提供的一种适用于并联应用的集成SBD二极管的VDMOSFET器件的结构示意图；
图4为图3中结构进行浪涌电流测试的效果图；
图5为本发明实施例提供的一种适用于并联应用的集成SBD二极管的VDMOSFET器件中PN二极管的集成方式；
图6为本发明另一实施例提供的一种适用于并联应用的集成SBD二极管的VDMOSFET器件中SBD二极管的集成方式；
图7为本发明实施例提供的一种适用于并联应用的集成SBD二极管的VDMOSFET器件的制备方法的流程示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下揭露内容提供诸多不同的实施例或实例以实施所提供标的物的不同特征。下文描述组件及布置的具体实例以使本揭露简明。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括额外特征可形成在第一特征与第二特征之间以使得第一特征与第二特征可能不直接接触的实施例。另外，本揭露可在各种实例中重复使用参考编号及/或字母。此重复是出于简明及清晰目的，本质上并不规定所论述的各种实施例及/或配置之间的关系。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
目前，为了优化VDMOSFET器件的部分性能，通常会在VDMOSFET器件上集成SBD二极管，这样以来既加快了其反向恢复速度，应用于更高速的开关电路以节约能耗，又能因为使得关断器件时的浪涌电流不经过体二极管区域，以提高器件的可靠性。但是当多个芯片并联使用时，由于不同芯片之间无法热扩散，所以会让最先开启的芯片承受所有的浪涌电流，造成器件的烧毁。
为此，本发明提供了一种适用于并联应用的集成SBD二极管的VDMOSFET，通过在分立器件设计时，配置了少量比例的另外一种结构的PN二极管结构，使其能够对抗工艺窗口变异的器件结构，适用于并联的大电流应用，提高并联时器件的抗浪涌电流能力，避免损坏器件。
参见图1，图1(a)提供了一种集成SBD二极管的VDMOSFET器件结构，根据图1可知，该VDMOSFET器件包含两个MOSFET元胞，该结构在两个元胞并联处的P-well区上集成了SBD二极管。集成SBD二极管的MOSFET有两大好处：首先，其反向恢复时间比没有集成的MOSFET更快，可以应用于更高速的开关电路以节约能耗，原因是体二极管的反向恢复时间大于SBD二极管。其次，增加了可靠性，因为SBD的存在使得关断器件时的浪涌电流不经过体二极管区域。
在使用时，浪涌电流会首先流经电阻较小的SBD区域，虽然制造工艺窗口的变异会造成一些SBD内阻的差异，如图1(a)所示，只要其中一个SBD导通整个芯片，参见图1(b)，由于温度上升降低其他SBD的内阻而全面导通，所以单颗分立器件使用时，SBD工艺窗口变异对抗浪涌能力影响不大，参见图1(c)。
但是当芯片并联时，由于不同芯片之间无法热扩散，所以会让最先开启的芯片承受所有的浪涌电流，参见图2，造成***的烧毁。因此本发明实施例旨在提供一种可以对抗工艺窗口变异的器件结构设计，适用于需要大电流的应用，此应用必须使用MOSFET并联才能提供足够大的电流。
参见图3，图3提供一种适用于并联应用的集成SBD二极管的VDMOSFET器件的结构示意图。
一种适用于并联应用的集成SBD二极管的VDMOSFET，包括：
第一阱区02和多个SBD金属板01；
第一阱区02位于第二阱区03和第三阱区04之间，第二阱区03和第三阱区04上沉积有源极05金属；
第一阱区02的第一位置上沉积有所述多个SBD金属板01；SBD金属板01之间存在间隔，多个SBD金属板01在第一阱区02表面上的投影面积之和与第一阱区02表面的面积之比满足预设范围；
第一阱区02的第二位置中掺杂有P离子，用于形成PN二极管06，以降低SBD二极管的导通电压。
SBD金属板01是指用于构建肖特基势垒二极管的金属层。Schottky势垒二极管是一种潜在垒高较低的二极管，由金属与半导体之间的接触形成。SBD金属板01通常是以高反射率和高导电性的金属材料制成，SBD金属板01被沉积或蒸镀在半导体衬底上，与半导体形成一个良好的金属-半导体接触面，并产生一个低势垒高度，从而实现快速的电子注入和导流。
第一阱区02通常是指P-well区，通过在衬底上进行离子注入和离子掺杂后得到。
浪涌电流是指在电路中突然出现的瞬态电流峰值。它通常是由于突发事件(如电源开关、电源故障、雷击等)引起的电力波动或干扰导致的。浪涌电流具有高峰值、短时长和快速变化的特点，它可能会对电子设备和电路造成损坏或故障。因此，在电路设计中，通常需要采取一些措施来限制和抑制浪涌电流的影响。
VDMOSFET(Vertical Double-diffused MOSFET)是一种垂直双扩散金属氧化物半导体场效应晶体管器件。它具有高电压和高功率驱动能力的特点，常用于功率电子应用中。VDMOSFET器件的工作原理是通过栅极电压的变化控制漏极和源极05之间的导通。当栅极施加正电压时，形成一个导电通道，允许电流从源极05流向漏极。当栅极施加零电压或负电压时，导电通道截止，电流无法从源极05流向漏极。
VDMOSFET器件的基本单元是一个垂直的结构，包括漏极(Drain)、源极05(Source)、栅极(Gate)和衬底(Substrate)。下面是VDMOSFET器件的元胞结构简要描述：
漏极(Drain)：漏极是负责接收电流的引脚，通常是P型衬底区域。它连接到外部的负电压或功率载荷，通过漏结(Drain Junction)将电流引入VDMOSFET。
源极05(Source)：源极05是负责提供电流的引脚，通常是N型衬底区域。它通过源极05金属连接到外部电源，将电流注入VDMOSFET。
栅极(Gate)：栅极是控制电流流动的引脚，负责控制VDMOSFET的导通和截止。栅极一般是由金属或多晶硅组成，通过栅极绝缘层(Gate Insulator)与衬底隔离。
衬底(Substrate)：衬底是整个器件的基底。它通常是N型衬底材料，作为源极05的支撑和扩散区域。
这些是VDMOSFET器件的基本元胞结构，通过多个单元的组合和连接，可以构成不同功率和电流容量的VDMOSFET器件。
如图3所示，图3中包含两个栅极，相当于由两个元胞并联形成地VDMOSFET器件，当两个元胞并联时，主要是边缘的阱区连接。
在图3中，SBD金属板01主要是两个栅极之间的金属板，而第一阱区02位于SBD金属板01的下方，在第一阱区02的左边紧密相邻的位置还存在第二阱区03、和右边紧密相邻的位置还存在第三阱区04；而第二阱区03和第三阱区04上方都沉积有源极05金属材料，形成了源极05金属层。优选地，第一阱区02为P-well区。
本实施例中，SBD金属板01是分散地沉积在第一阱区02的第一位置上的，即图4中SBD金属板01之间存在间隔。为了兼顾SBD金属板01的优点和缺点，必须保证集成的多个SBD金属板01在第一阱区02表面上的投影总面积与第一阱区02表面的面积比例合理，即满足预设范围。相比于将一块完整的SBD金属板01直接集成在第一阱区02上，这种方式，相当于每块SBD金属板01的面积都在原有的基础上减小了，因此能够以小面积的方式，均匀分散了MOSFET关闭时的反向电流。
进一步地，在第一阱区02的第二位置中掺杂有P离子，用于形成PN二极管06，以降低SBD二极管的导通电压。
PN二极管06由P型半导体和N型半导体通过接触形成，形成一个正负电荷区域。P型半导体中主要含有正电荷(空穴)，N型半导体中主要含有负电荷(电子)。
PN二极管06结构由于导通电压较低，因此在通电后，PN二极管06会提前导通，使电流路径发热，由于热扩散的缘故，可以降低周边SBD的导通电压，使SBD也跟随导通，令所有并联的芯片一起分散浪涌电流，提高了抗浪涌电流能力。
参见图4，图4(a)和(b)分别表示在两个区域的P-well工艺变异，可以看到新的PN设计依然提前开启，所以即使在并联的情况下，可以保持多个芯片一起开启，如图4(c)所示。浪涌电流测试中，PN区域二极管也被优先导通，然后发生热扩散降低附近的SBD导通电压，令附近的SBD一起开启，使得所有并联的芯片一起分散浪涌电流，提高了数倍(大约3-5倍)抗浪涌电流能力。
本实施例提供的VDMOSFET器件结构，由于SBD二极管是分散地集成在第一阱区02上的，因此能够使得SBD以小面积的方式均匀分散了MOSFET关闭时的反向电流，同时兼顾了快速的反向恢复速度和降低SBD的负面效果；同时在并联芯片应用上，由于集成了PN二极管06，能够使得周围SBD二极管一起导通，避免浪涌电流集中在最先开启的芯片上，从而导致器件烧毁的问题。
综上，本实施例提供的器件结构能够适用于MOSFET并联的大电流情况，能够整体提高器件抗浪涌电流能力，避免器件被烧毁，提高器件的使用寿命。
在一种可能实施的方式中，PN二极管06的体积占VDMOSFET结构体积的1％～3％。
由于VDMOSFET结构是需要多个元胞并联形成的，在分立器件设计时，控制PN二极管06的体积占VDMOSFET结构体积的1％～3％，避免过多的工艺窗口变异情况。优选地，在第一阱区02的第二位置中掺杂有P+时，应该均匀的进行掺杂，以优化并联芯片***整体的抗浪涌电流能力。
例如：当VDMOSFET结构由100个元胞并联形成，根据工艺需求选择掺杂P+形成的PN二极管06体积占VDMOSFET结构体积的2％。那么此时应该均匀分配这2％的PN二极管06的位置。可以理解的是，每个PN二极管06的能够带动周围SBD二极管同时开启的数量是有限的，因为如果SBD二极管距离PN二极管06的位置过远，热扩散作用就无法及时形成，相应的就不能降低SBD二极管的导通电压，那么此时SBD二极管就不能与距离PN二极管06较近的SBD二极管同时导通。基于该原理，在均匀、分散形成PN二极管06时，应该考虑每个PN二极管06的能够带动周围SBD二极管同时开启的数量。例如每间隔2个栅极形成一个PN二极管06，保证每个PN二极管06的导通电压相同。那么此时器件就能够使得并联时芯片上的能够SBD二极管同时导通。
参见图5，图5提供了一种形成PN二极管06与原来的SBD结构交错的方式，可以看到，在第一阱区02的第一位置上形成了SBD二极管，在第一阱区02的第二位置上形成了PN二极管06，PN二极管06与SBD二极管相邻。需要说明的是，图4只是一种示例性的集成方式，在实际应用中，在集成PN二极管06与SBD二极管时，只需要根据多个SBD金属板01在第一阱区02表面上的投影面积之和与第一阱区02表面的面积之比满足预设范围，SBD金属板01之间存在间隔，而PN二极管06的体积占VDMOSFET结构体积的1％～3％之间即可。在该范围内，越均匀地集成，其对抗浪涌电流地能力就越强。
在一种可能实施的方式中，预设范围为(1/10,1/2)。
本实施例中，通过将多个SBD金属板01在第一阱区02的投影面积之和与第一阱区02的面积之间的比例控制在1/10到1/2之间，能够较好地兼顾SBD金属板01带来的优点和缺点。通常SBD金属板01的数量越多，面积越大，其分散浪涌电流的能力就越强，其自身带来的导通阻抗也越大；而SBD金属板01的数量越少，面积越小，其带来的导通阻抗也越大。
可以理解，在具体实施方式中，该比例值可调，以满足不同地工艺需求。例如需要更强的抗浪涌电流能力和更快地反向恢复速度，那么就应该在1/10到1/2这个比例之间，选择一个相对较大的比例，以增加SBD金属板01的面积；反之，如果希望降低SBD金属板01的负面影响，尽量降低器件的导通电压，那么就应该在1/10到1/2这个比例之间选择一个较小的值，尽量减小SBD二极管带来的增加器件导通电压的负面影响。
在一种可能实施的方式中，第一阱区02的第一位置内开设有多个凹槽，SBD金属板01嵌入在凹槽内。
本实施例，在第一阱区02的第一位置上集成SBD金属板01时，主要是在第一阱区02的第一位置内开设有多个凹槽，将SBD金属板01嵌入在凹槽内，如此可以使得SBD金属板01周围被P-well区包覆。
如果将SBD金属板01在P-well区上方直接沉积得到，相当于在原有的P-well区上方又多出SBD金属板01的高度。这种方式通常会增加器件的体积。为此，本实施例中提供的集成方式主要是将SBD金属板01嵌入到P-well区内的。
具体地，本实施例在P-well区中嵌入SBD二极管时，可以按照以下步骤进行：
在形成P-well区之前，在所需的芯片或硅基片上设计和形成P-well区域。这可以通过使用掩膜和离子注入等技术来实现。确保P-well区域与其他电路元件和区域适当隔离。
蚀刻和清洗：使用蚀刻工艺在P-well区域上形成凹槽，以便将SBD的金属部分嵌入其中。然后进行清洗步骤，以确保表面干净。
金属沉积：使用合适的金属材料，如钨(W)或铂(Pt)，通过物理气相沉积(PVD)或化学气相沉积(CVD)等技术，在P-well区域上沉积金属层。
掩膜和光刻：通过掩膜和光刻技术，使用光刻胶和掩膜模板来定义SBD的形状和尺寸，然后利用显影步骤将光刻胶暴露出所需的金属区域。
金属蚀刻：使用金属蚀刻工艺，将未被光刻胶保护的金属部分蚀刻掉，只留下所需的SBD结构。
接触金属沉积：使用电镀或其他金属沉积技术，在新形成的SBD结构上沉积一层薄的金属，以提供电极接触。
电极沉积及封装：使用金属沉积技术，在接触金属上沉积一层适当的金属，以形成SBD的电极。最后，进行封装工艺，将SBD进行连接和保护，以便与其他元件或电路连接。
通过上述嵌入式的集成方式，本实施例的结构至少可以实现以下效果：
减少串扰：将SBD金属板01嵌入P-well区凹槽内可以通过锁定SBD金属板01与P-well区之间的电位，减少电荷的扩散和漂移。这可以有效地减少串扰现象，提高器件的性能和可靠性。
提高集成度：通过将SBD金属板01嵌入P-well区凹槽内，可以在同一器件上实现多个SBD结。这样可以显著提高集成电路的密度，节省芯片面积，并同时实现多个功能。
简化工艺：将SBD金属板01嵌入P-well区凹槽内可以简化工艺流程。相比于将SBD金属板01放置在P-well区上方时，不需要采用额外的薄膜或金属引线来连接金属板和P-well区，从而提高制造的效率并减少制造成本。
减少电阻：将SBD金属板01直接嵌入P-well区凹槽内可以减少电阻，提高电流的传输效率，适用于高频场景。
在一种可能实施的方式中，SBD金属板01的宽度小于或等于第一阱区02的宽度。
本实施例中，SBD金属板01与源极05金属层没有接触。因为若将SBD金属板01的宽度设置为大于第一阱区02的宽度，那么就会导致与源极05金属层接触的这一部分金属板无效，即无法形成肖特基接触生成肖特基势垒。如此则会造成工艺浪费，提高了制备成本。
因此，本实施例中应该使得SBD金属板01的宽度小于或等于第一阱区02的宽度，在这个区域范围内来合理设置SBD金属板01的尺寸，只要保证多个SBD金属板01的总面积与第一阱区02的面积之比在预设范围内即可。至于SBD金属板01的厚度，在不影响形成的SBD二极管的前提下，尽可能再用厚度较薄的金属板。
在一个实施例中，SBD金属板01的宽度也可以大于第一阱区02的宽度，并与源极05金属接触。
上述实施例中，当SBD金属板01的宽度小于或等于第一阱区02的宽度，SBD金属板01与源极05金属层没有接触，如此可以减少工艺上的浪费，节约制备成本。但是如此以来工艺窗口会减小，因此增加了制备难度。因此本实施例中，在不考虑工艺浪费的前提下，可以使得SBD金属板01的宽度大于第一阱区02的宽度，因此能够与源极05金属接触。
正是由于上述结构，源极05的欧姆金属与萧特基金属接触，因此不需要额外绕线让源极05与SBD接触，能够使得工艺窗口变大，降低了工艺难度。
在一个实施例中，第二阱区03、第三阱区04的浓度均小于第一阱区02的浓度。
肖特基二极管是在第一阱区02内形成，第二阱区03、第三阱区04分别位于第一阱区02的左右两边，若第二阱区03、第三阱区04的浓度和第一阱区02的浓度相同时，SBD二极管容易存在漏电问题。因此，本实施例中可以适当增加第一阱区02的离子浓度以使得当VDMOSFET关闭时，第一阱区02纵向夹断SBD二极管的漏电路径。
本实施例中，在提高第一阱区02的浓度之前，第一阱区02、第二阱区03和第三阱区04的浓度通常处于1015cm3，为了能够改善SBD二极管的漏电情况，本实施例进一步增加了第一阱区02的浓度，例如保证该区域的浓度在1015cm3至1017cm3范围内，大于1015cm3这一数值，如此可以纵向夹断SBD二极管的漏电路径，以改善SBD二极管的漏电问题，进一步提高器件的性能。
进一步地，在一种可能实施的方式中，P离子的浓度范围为1017～1018cm3。
在形成PN二极管06时，通常是在第一阱区02的第二位置内掺杂较高浓度的P+离子，第一阱区02在未改变浓度前通常为1015cm3，若要形成PN二极管06，只需在第二位置掺杂1017～1018cm3浓度的P+即可。
优选地，可以采用以下方式进行掺杂：
离子注入(Ion Implantation)：这是最常用的掺杂方法。离子注入是通过将高能离子束直接注入到半导体材料中，使离子嵌入到晶格中。离子注入的优点是可以精确控制离子的能量和浓度，从而实现对掺杂剂浓度的精确控制和剖面的控制。
扩散(Diffusion)：这是一种传统的掺杂方法，涉及到在高温条件下将掺杂源材料(例如P离子源)放置在半导体材料上，并在一定时间内进行热处理。在高温下，掺杂源中的离子会通过晶格扩散到半导体材料中。扩散的优点是简单、适用于大面积的均匀掺杂。
气相掺杂(Gas Phase Doping)：这种方法通过将掺杂源气体(例如有机金属化合物)转化为气相，然后将气体暴露在高温下的晶片表面，使掺杂源化合物分解并释放离子。这些离子会在晶片表面或局部区域上沉积，实现掺杂。气相掺杂的优点是可控性好，也适用于大规模生产。
由于需要在第一阱区02的第二位置内进行p+掺杂，因此在掺杂过程中，需要掩膜技术(例如光刻和影刻)来选择需要掺杂的区域，并通过控制掩膜的位置和形状来实现选区掺杂。
通过本实施例掺杂的p+浓度，能够在第一阱区02的第二位置内形成PN二极管06，能够确保二极管的正向导通和反向截止特性。如此在器件通电后，PN二极管06先导通，并通过热扩散作用带动周围的SBD二极管一起导通，从而防止器件某个SBD二极管流入大浪涌电流而被烧毁的问题。
在一个实施例中，当多个SBD金属板01的个数大于2个时，两两SBD金属板01之间的间隔相等。
优选地，SBD金属板01在第一阱区02的投影形状包括但不限于矩形、三角形或圆形。
从上述实施例中可以知道，只要将一整块SBD金属板01分散化地集成在第一阱区02上方，使得各个SBD金属板01之间存在间隔，并且保证多个SBD金属板01的总面积与第一阱区02的面积之比满足预设范围，那么就能够实现分散了MOSFET关闭时的反向电流，同时兼顾了快速的反向恢复速度和降低SBD的负面效果。
因此，在上述实施例中，各个SBD金属板01可以采用不同的规格，规格包括金属材料，金属板的形状、大小，各个SBD金属板01之间的间隔，都可以不相同。例如材料可以选择铬(Cr)、钨(W)、铝(Al)、铜(Cu)中的任意一种或几种，可以组合使用，而SBD金属板01的形状可以是规则的几何形状，例如长方形，三角形、圆形、梯形等，还可以是不规则的多边形。而各个SBD金属板01的大小也可以设置为不同。
然而，如果采用不同的规格，必然会增加工艺复杂度，进一步提高制备工艺的成本，降低制备效率。因此，本实施例优先将两两SBD金属板01之间的间隔设置为相等，且每一个SBD金属板01的面积、形状都相同。如此在制备时可以采用相同的光罩掩膜，无需设计多种。
参见图6，图6提供了一种交错式的集成方式。根据图6可知，SBD金属板01主要是交错式地分布在第一阱区02的上方。该结构中，包含两个MOSFET结构，而该结构可以以两个栅极之间的P-well区为中心，向两边重复扩展并联，以使得VDMOSFET具有多个栅极。其中，两两MOSFET结构并联位置的P-well区上集成SBD金属板01。以图7为例，中间的P-well区上集成了3块SBD金属板01，形成了两个等距离间隔，而两边的P-well区各自集成了两块SBD金属板01，形成了3个等距离间隔。因此将这种结构称为交错式的集成方式，即相邻位置的P-well区在集成SBD金属板01时，都参考相邻P-well区的间隔位置，相当于将间隔位置平移到本P-well区以在该位置集成SBD金属板01，如此可以优化分散MOSFET关闭时的反向电流的能力。
这种交错式(插空)只是作为在满足“两两SBD金属板01之间的间隔相等，且采用相同规格的SBD金属板01”条件下的一种优选地集成方式，当然在其他实施例中，也可以采用别的方式，例如将图5中两边的P-well区按照与中间P-well区相同的集成方式不断重复；还可以将每块SBD金属板01的面积进一步减小，以在并联的P-well区位置上集成更多的SBD金属板01，保证总面积不变等。然后，在图5的基础上，选择合适的P-well区形成PN二极管06即可。
综上，本实施例采用相同规格的SBD金属板01，且两两SBD金属板01之间的间隔相等，可以降低工艺复杂度，节省制备成本和提高生产效率。
在一个实施例中，在制备集成SBD二极管的VDMOSFET时，可以尽可能地并联更多地元胞数量。因为，对于同样尺寸的芯片，元胞的尺寸越小芯片上并联的元胞数量就越多，导通电阻就越小。即可以通过该方式也可以降低SBD二极管增加器件导通阻抗的负面影响。
进一步地，为了将外延层底部的耗尽层边界平滑收敛到斜表面，提高器件表面的击穿电压，必须在元胞区域的***加上终端结构。其中，常用元胞结构有:条形元胞、方形元胞、六角形元胞等，包括以下结构：a)条形窗口、条形阵列；b)方形窗口、方形阵列；c)方形窗口、品字形阵列；d)六角形窗口、条形阵列；e)圆形窗口、方形阵列；f)原子品格布局。
参见图7，基于图3的结构，本发明实施例还提供了一种适用于并联应用的集成SBD二极管的VDMOSFET的制备方法的流程示意图。
一种适用于并联应用的集成SBD二极管的VDMOSFET的制备方法，包括：
提供第一阱区02和多个SBD金属板01；第一阱区02位于第二阱区03和第三阱区04之间，第二阱区03和第三阱区04上沉积有源极05金属；
在第一阱区02的第一位置上沉积多个SBD金属板01；SBD金属板01之间存在间隔，多个SBD金属板01在第一阱区02表面上的投影面积之和与第一阱区02表面的面积之比满足预设范围；
在第一阱区02的第二位置中掺杂有P离子，形成PN二极管06，PN二极管06用于降低SBD二极管的导通电压。
通过本实施例提供的制备方法，可以得到如图3所示的器件结构。
在一个实施例中，在第一阱区02的第一位置上沉积多个SBD金属板01，可以直接在P-well区表面上方直接沉积SBD金属板01，具体可按照以下步骤进行：
设计P-well区域：首先，在硅基片或芯片上设计和形成所需的P-well区域。这可以通过使用掩膜和离子注入等技术来实现。P-well区域应与所需的电路布局相匹配，并且要确保P-well区与周围的N型区域有适当的隔离。
肖特基势垒的形成：在已经形成的P-well区域上，选择适当的金属或合金材料来形成与半导体之间的肖特基势垒。通常使用钨(W)或铂(Pt)作为金属材料。这些材料与硅之间的接触形成肖特基势垒，用于形成SBD二极管。
金属电极的形成：在肖特基势垒之上，通过使用金属的电极形成与肖特基势垒的连接。这些电极可以通过金属沉积、光刻和蚀刻等技术来形成。电极应与其他电路元素连接，以实现电路功能。
联结与封装：完成SBD二极管的结构形成后，可以进行联结和封装。这涉及将二极管与其他电路元件(如电阻、晶体管等)连接起来，并进行适当的封装，以保护电路并方便连接到外部电路。
本实施例中，由于直接在P-well区表面进行沉积，无需对P-well区进行其他工艺处理，因此制备工艺较为简单。
区别于这种在第一阱区02表面沉积SBD金属板01的方式，在一个实施例中，还可以采用嵌入式的方式形成SBD二极管。包括以下步骤：
在第一阱区02的第一位置02内刻蚀多个凹槽；
将SBD金属板01嵌入凹槽内。
通过上述嵌入式的SBD集成方式，本实施例的结构至少可以实现以下效果：
减少串扰：将SBD金属板01嵌入P-well区凹槽内可以通过锁定SBD金属板01与P-well区之间的电位，减少电荷的扩散和漂移。这可以有效地减少串扰现象，提高器件的性能和可靠性。
提高集成度：通过将SBD金属板01嵌入P-well区凹槽内，可以在同一器件上实现多个SBD结。这样可以显著提高集成电路的密度，节省芯片面积，并同时实现多个功能。
简化工艺：将SBD金属板01嵌入P-well区凹槽内可以简化工艺流程。相比于将SBD金属板01放置在P-well区上方时，不需要采用额外的薄膜或金属引线来连接金属板和P-well区，从而提高制造的效率并减少制造成本。
减少电阻：将SBD金属板01直接嵌入P-well区凹槽内可以减少电阻，提高电流的传输效率，适用于高频场景。
在一种可能实施的方式中，一种适用于并联应用的集成SBD二极管的VDMOSFET的制备方法，还包括：
提供衬底，在衬底上通过离子注入和离子掺杂形成第一阱区02、第二阱区03和所述第三阱区04；
在衬底下方沉积金属或半导体材料得到漏极；
在第二阱区03、第三阱区04上方形成绝缘层，在绝缘层上方沉积金属或半导体材料得到栅极。
在一个实施方式中，衬底可以是半导体衬底，例如块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘体层上的半导体材料层。举例来说，绝缘体层可以是掩埋氧化物(BOX)层、硅氧化物层等。绝缘体层设置在通常由硅或玻璃形成的衬底层上。还可使用其它衬底，例如多层衬底或梯度衬底。衬底可经过掺杂(例如，利用p型掺杂物或n型掺杂物)或未经掺杂。在一些实施例中，衬底的半导体材料可包含硅；锗；化合物半导体，包含碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。
一个实施例中，形成的VDMOSFET的结构中，N沟道MOSFET衬底为高掺杂的N+衬底，高掺杂沟道部分的体电阻小。然后上面为为N-的漂移层，上面有两个连续的扩散区P-沟道在P-区形成。在P-区内部扩散形成的N+为源极05。硅片表面形成栅极氧化物，多晶硅栅极材料沉积后，在连接到栅极的多晶硅层下面，就会形成一个薄的高质量的氧化层，从而产生沟道。
在一个优选的实施方式中，制备栅极可以包括以下步骤：
准备基片：选择适当的硅基片或其他半导体材料作为基础材料。确保基片已经进行了清洗和处理，以去除污染物，并使其表面平整。
P-well区形成：使用掺杂技术将P型材料(如硼)掺入基片表面，形成P-well区。这一过程通常使用离子注入或扩散方法进行。
制备绝缘层：在P-well区域上形成绝缘层，通常是氧化层(如SiO2)。这可以通过热氧化、化学气相沉积(CVD)等方法实现。
栅极材料沉积：使用物理气相沉积(PVD)或化学气相沉积(CVD)等技术，在绝缘层上沉积栅极材料，如多晶硅(polysilicon)等。
栅极掩膜处理：在栅极材料上涂覆光刻胶，并通过光刻技术形成覆盖栅极区域的掩膜。通过选择性曝光和显影步骤，将掩膜限制在所需的栅极形状上。
栅极蚀刻：使用干法蚀刻(如等离子体蚀刻)或湿法蚀刻方法去除未被掩膜保护的栅极材料。这将形成栅极的最终形状。
清洗和去除光刻胶：对基片进行清洗，以去除蚀刻产生的残留物和光刻胶。使用适当的溶剂和清洗步骤，确保基片表面干净。
因此，通过该实施例即可得到集成SBD二极管的VDMOSFET器件，该器件结构能够使得SBD的面积与器件比例合理，使SBD的最小面积均匀分散了MOSFET关闭时的反向电流，提高抗浪涌电流能力，兼顾了快速的反向恢复速度和降低SBD的负面效果。
此外，为便于说明起见，本文中可使用例如「在…之下(beneath)」、「在…下方(below)」、「下部(lower)」、「在…上方(above)」、「上部(upper)」等空间相对术语来描述图中所说明的一个元件或特征与另外的元件或特征之间的关系。除了图中所描绘的定向之外，所述空间相对术语还旨在囊括装置在使用或操作中的不同定向。可以其它方式对设备进行定向(旋转90度或处于其它定向)，且同样地可据此对本文中所使用的空间相对描述符加以解释。
尽管数值范围及参数陈述本揭露的宽广范围，但应尽可能精确地报告在具体实例中陈述的数值。然而，任何数值固有地必然含有一些误差，这些误差通常由在各别测试测量中存在的偏差所致。此外，如本文中所使用，术语「约」、「实质」及「基本上」通常意指在给定值或范围的10％、5％、1％或0.5％内。另一选择为，所属领域的技术人员认为，术语「约」、「实质的」及「基本上」意指在平均值的可接受标准误差内。除操作/工作实例之外或除非另有明确规定，否则本文中所揭露的所有的数值范围、量、值及百分比(例如，材料数量、持续时间、温度、操作条件、量比率等)应被理解为在所有例子中由术语「约」、「实质的」及「基本上」修饰。因此，除非有相反指示，否则本揭露及随附权利要求书中所陈述的数值参数是视需要可变化的近似值。至少，应至少鉴于所报告有效数位的数目及通过应用一般舍入技术来解释每一数值参数。范围在本文中可被表达为从一个端点到另一端点或介于两个端点之间。本文中所揭露的所有范围均包含端点，除非另有规定。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，包括：
第一阱区和多个SBD金属板；
所述第一阱区位于第二阱区和第三阱区之间，所述第二阱区和第三阱区上沉积有源极金属；
所述第一阱区的第一位置上沉积有所述多个SBD金属板；所述SBD金属板之间存在间隔，所述多个SBD金属板在所述第一阱区表面上的投影面积之和与所述第一阱区表面的面积之比满足预设范围；
所述第一阱区的第二位置中掺杂有P离子，用于形成PN二极管，以降低SBD二极管的导通电压。
2.根据权利要求1所述的一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，所述PN二极管的体积占所述VDMOSFET结构体积的1％～3％。
3.根据权利要求1所述的一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，所述预设范围为(1/10,1/2)。
4.根据权利要求1所述的一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，所述第一阱区的第一位置内开设有多个凹槽，所述SBD金属板嵌入在所述凹槽内。
5.根据权利要求1所述的一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，所述第二阱区、所述第三阱区的浓度均小于所述第一阱区的浓度。
6.根据权利要求1所述的一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，所述SBD金属板的宽度小于或等于所述第一阱区的宽度。
7.根据权利要求1所述的一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，当所述多个SBD金属板的个数大于2个时，两两所述SBD金属板之间的间隔相等。
8.根据权利要求1所述的一种适用于并联应用的集成SBD二极管的VDMOSFET，其特征在于，所述P离子的浓度范围为1017～1018cm3。
9.一种适用于并联应用的集成SBD二极管的VDMOSFET的制备方法，其特征在于，所述方法包括：
提供第一阱区和多个SBD金属板；所述第一阱区位于第二阱区和第三阱区之间，所述第二阱区和第三阱区上沉积有源极金属；
在所述第一阱区的第一位置上沉积所述多个SBD金属板；所述SBD金属板之间存在间隔，所述多个SBD金属板在所述第一阱区表面上的投影面积之和与所述第一阱区表面的面积之比满足预设范围；
在所述第一阱区的第二位置中掺杂有P离子，形成PN二极管，所述PN二极管用于降低SBD二极管的导通电压。
10.根据权利要求9所述的一种适用于并联应用的集成SBD二极管的VDMOSFET的制备方法，其特征在于，还包括：
提供衬底，在所述衬底上通过离子注入和离子掺杂形成所述第一阱区、所述第二阱区和所述第三阱区；
在所述衬底下方沉积金属或半导体材料得到漏极；
在所述第二阱区、所述第三阱区上方形成绝缘层，在所述绝缘层上方沉积金属或半导体材料得到栅极。
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