CN117423723A - 可提升超结结构雪崩耐量的功率器件及制备方法 - Google Patents

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Abstract

本发明涉及一种可提升超结结构雪崩耐量的功率器件及制备方法。其包括制备于半导体基板中心区的有源区以及位于所述有源区外圈的终端保护区，所述终端保护区环绕包围有源区，其中，在有源区内，包括正面元胞单元以及超结单元，其中，所述超结单元包括若干依次交替分布的第一导电类型柱与第二导电类型柱，所述第一导电类型柱的导电类型与半导体基板的导电类型相一致；对任一第二导电类型柱，包括若干依次外延填充在第二导电类型柱沟槽内的第二导电类型柱掺杂区，其中，依照在第二导电类型柱沟槽内外延填充的顺序，第二导电类型柱掺杂区的掺杂浓度依次增大。本发明能有效提升超结器件的雪崩能量，与现有工艺兼容。

Description

可提升超结结构雪崩耐量的功率器件及制备方法
技术领域
本发明涉及一种基于超结结构的功率器件及制备方法，尤其是一种可提升超结结构雪崩耐量的功率器件及制备方法。
背景技术
半导体领域，芯片分为多个部分，按产品标准可分为四个部分：集成电路、分立器件、光电器件和传感器；而功率器件则是隶属于分立器件的重要组成部分。所谓功率器件，也即进行功率处理的半导体器件，具体也分为整流器件和开关器件，开关器件发展方向也一直沿着高频率与高功率两方面进行，不同器件都由于结构和材料等存在自身频率和功率的上限，因此，目前多尝试采用新的材料、新的器件结构和/或新的工作原理来改进上述的限制。
VDMOS器件和IGBT器件则是功率器件的翘楚，占有大部分的市场份额，在电路中，此类开关器件通过小电流或小电压实现对大电流大电压的控制，为后续电路提供合适的输出。
对于一个电力***，能量的消耗一部分在于负载，另一部分在于开关器件。对于此类开关器件，希望它能满足高频率、高功率的前提下实现尽量小的开关能量损耗，以此减少芯片以及***的发热。MOSFET是一种单极型功率开关器件，具有开关频率快的特点，广泛应用于雷达、开关电源、汽车电子、逆变器等。
传统硅基VDMOS大多应用在1000V以下，这是由于其耐压与比导通电阻存在天然的2.5次方的这种关系，即承受耐压越大，会导致器件的比导通电阻以2.5次方关系迅速增大，从而导致器件的功耗急剧增大，因此，在MOSFET结构的基础之上发明了SJ(超结)-MOS的结构。超结结构是将两种极性相反的半导体材料交错排列，形成NPNP的交替结构，也称作电荷平衡结构，这一结构也能够的到理论验证。
超结结构改善了耐压和比导通电阻的2.5次方关系，在相同的耐压情况下，采用超结的结构会有更小的芯片面积，意味着在相同面积的晶圆上可以制造更多的超结MOS。从某一方面来说，这既是超结的优点，也是超结的缺点；这是由于它可以在相同的耐压情况下通过更大的电流，但是由于芯片面积更小，则会导致通过大电压大电流时产生的“热能”更为集中，也就是在非钳位感性负载下的开关过程UIS(Unclamped Inductive Switching)中，可能会导致超结器件的失效，因此，需要着重对超结器件的雪崩耐量进行优化，以保证器件在各种工况下的安全工作能力。
半导体器件在汽车电子、航空航天等多个领域广泛应用，必定对器件的可靠性与稳定性有更高的要求，承受雪崩就是其中最重要的能力之一。在功率器件UIS下，器件会应用在感性的电路之中，在电路开启过程中，感性电路会由于其自身性质储存一部分能量，这部分能量在关断的时刻会通过器件泄放掉，能够安全泄放掉的最大能量称为雪崩耐量。雪崩耐量背后代表着器件在一部分极端工况下，器件对极端应力的承受情况。因此，人们在努力优化器件结构、制造工艺、应用电路情况等提高器件的雪崩耐量以提升器件的可靠性。
对超结MOS器件，雪崩耐量主要受两个因素影响，一方面超结在UIS的过程中，处于MOS结构PWELL附近的寄生NPN晶体管导通，导致雪崩电流不受控制，进而可能导致器件失效。另一方面，在超结UIS过程中，雪崩的电流过于集中导致热量无法散失进而影响器件的失效。因此，如有有效提升超结MOS器件的雪崩耐量是目前急需解决的技术难题。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种可提升超结结构雪崩耐量的功率器件及制备方法，其能有效提升超结器件的雪崩能量，与现有工艺兼容。
按照本发明提供的技术方案，所述可提升超结结构雪崩耐量的功率器件，所述功率器件包括制备于半导体基板中心区的有源区以及位于所述有源区外圈的终端保护区，所述终端保护区环绕包围有源区，其中，
在有源区内，包括正面元胞单元以及超结单元，其中，所述超结单元包括若干依次交替分布的第一导电类型柱与第二导电类型柱，所述第一导电类型柱的导电类型与半导体基板的导电类型相一致；
对任一第二导电类型柱，包括若干依次外延填充在第二导电类型柱沟槽内的第二导电类型柱掺杂区，其中，依照在第二导电类型柱沟槽内外延填充的顺序，第二导电类型柱掺杂区的掺杂浓度依次增大。
所述半导体基板包括第一导电类型的衬底以及位于衬底上的第一导电类型漂移区，其中，
第一导电类型漂移区邻接衬底；
超结单元制备于第一导电类型漂移区内，第一导电类型柱的底部以及第二导电类型柱的底部位于第一导电类型漂移区与衬底的结合部；
正面元胞单元包括若干并联分布的正面元胞；
在所述功率器件的截面上，对任一正面元胞，包括第一导电类型基区以及对称分布于所述第一导电类型基区两侧的第二导电类型阱区，其中，第一导电类型基区位于第一导电类型柱上方并与所述第一导电类型柱接触，第一导电类型基区的宽度小于第一导电类型柱的宽度；
第二导电类型阱区的宽度大于第二导电类型柱的宽度，第二导电类型阱区与相应的第一导电类型柱以及第二导电类型柱接触。
所述正面元胞采用平面型元胞时，在第二导电类型阱区内设置第一导电类型源区以及第二导电类型重掺杂区，其中，
所述第二导电类型重掺杂区包括第二导电类型第一重掺杂区以及第二导电类型第二重掺杂区；
第二导电类型第一重掺杂区对第一导电类型源区的底部包覆；
第二导电类型第二重掺杂区与末次外延填充的第二导电类型柱掺杂区正对应，且第二导电类型第二重掺杂区的宽度不大于末次外延填充的第二导电类型柱掺杂区的宽度；
第一导电类型源区、第二导电类型第一重掺杂区以及第二导电类型第二重掺杂区均与源极金属欧姆接触。
在所述第一导电类型基区上方设置栅极导电多晶硅，其中，
所述栅极导电多晶硅包括水平多晶硅体以及对称分布于水平多晶硅体两端的竖直多晶硅体，竖直多晶硅体与水平多晶硅体连接成一体；
水平多晶硅体与第一导电类型基区正对应，水平多晶硅体与第一导电类型基区绝缘隔离；
竖直多晶硅体伸入第二导电类型阱区内，竖直多晶硅体与第二导电类型阱区、第一导电类型源区以及第二导电类型第一重掺杂区绝缘隔离，且竖直多晶硅体的底部位于第一导电类型源区底部的上方；
竖直多晶硅体以及水平多晶硅体与源极金属绝缘隔离。
在第一导电类型柱内设置第一导电类型柱重掺杂区，其中，
所述第一导电类型柱重掺杂区从第一导电类型柱的顶部垂直向所述第一导电类型柱的底部延伸，第一导电类型柱掺杂区的宽度小于所在第一导电类型柱的宽度；
第一导电类型柱重掺杂区的底部位于末次外延填充第二导电类型柱掺杂区底部的上方。
对第二导电类型柱内的第二导电类型柱掺杂区，末次填充的第二导电类型柱掺杂区呈柱状，在末次填充前的第二导电类型柱掺杂区呈U型。
一种可提升超结结构雪崩耐量功率器件的制备方法，用于制备上述的功率器件，其中，所述制备方法包括：
提供第一导电类型的半导体基板，所述半导体基板包括第一导电类型的衬底以及位于所述衬底上的第一导电类型漂移基区；
对上述的第一导电类型漂移基区进行沟槽刻蚀，以在沟槽刻蚀后形成第二导电类型柱沟槽，所述第二导电类型柱沟槽在第一导电类型漂移基区内向衬底方向垂直延伸；
在上述第二导电类型柱沟槽内进行第二导电类型材料的外延，以在外延填满第二导电类型柱沟槽后形成第二导电类型柱，且在形成第二导电类型柱后，基于第一导电类型漂移基区形成与第二导电类型柱交替分布的第一导电类型柱，其中，依照在第二导电类型柱沟槽内外延填充的顺序，第二导电类型柱掺杂区的掺杂浓度依次增大；
在上述第一导电类型漂移基区上进行第一导电类型材料外延，以在外延后形成第一导电类型外延基层，基于所述第一导电类型外延基层与第一导电类型漂移基区形成第一导电类型漂移区；
在上述第一导电类型漂移区进行正面元胞工艺，以制备形成正面元胞单元以及终端保护区，终端保护区环绕包围正面元胞单元。
所述正面元胞工艺包括：
在第一导电类型外延基层上方进行第二导电类型杂质离子注入，以在进行第二导电类型杂质离子注入后形成第二导电类型阱区以及用于间隔第二导电类型阱区的第一导电类型基区，第一导电类型基区位于第一导电类型柱上方并与所述N柱接触，第一导电类型基区的宽度小于N柱的宽度；
第二导电类型阱区的宽度大于第二导电类型柱的宽度，第二导电类型阱区与相应的第一导电类型柱以及第二导电类型柱接触；
基于上述的第一导电类型基区以及第二导电类型阱区，制备正面元胞的正面结构。
所述正面元胞工艺还包括：
在上述第二导电类型阱区上方进行第二导电类型杂质离子注入，以在第二导电类型阱区内形成第二导电类型重掺杂基区，其中，第二导电类型重掺杂基区包括第二导电类型第一重掺杂基区以及第二导电类型第二重掺杂基区，第二导电类型第一重掺杂基区邻近第二导电类型柱与第一导电类型柱的结合部，第二导电类型第二重掺杂基区与末次填充的第二导电类型柱掺杂区对应；
在上述第二导电类型阱区上方进行第一导电类型杂质离子注入，以在第二导电类型阱区内形成第一导电类型源区，其中，第一导电类型源区与第二导电类型第一重掺杂基区对应，以在形成第一导电类型源区后，基于第二导电类型第一重掺杂基区形成第二导电类型第一重掺杂区，第二导电类型第一重掺杂区对第一导电类型源区的底部包覆。
所述正面元胞工艺还包括：
对第一导电类型外延基层进行沟槽刻蚀，以在沟槽刻蚀后形成多晶硅沟槽，其中，多晶硅沟槽横跨第一导电类型基区以及第二导电类型阱区，多晶硅沟槽的槽底位于第一导电类型源区底部的上方，且多晶硅沟槽位于第二导电类型阱区的外壁与第一导电类型源区以及第二导电类型第一重掺杂区接触；
制备第一氧化隔离层，第一氧化隔离层覆盖在第一导电类型基区以及多晶硅沟槽的内壁；
在上述第一导电类型基区上方进行多晶硅沉积，以得到栅极导电多晶硅，所述栅极导电多晶硅包括与第一导电类型基区对应的水平多晶硅体以及至少填充在多晶硅沟槽内的竖直多晶硅体，其中，竖直多晶硅体与水平多晶硅体接触；
制备第二氧化隔离层，所述第二隔离氧化层覆盖在水平多晶硅体以及竖直多晶硅体的外表面上；
制备源极接触孔，并在制备得到源极接触孔后进行金属沉积，以至少得到填充在源极接触孔内的源极金属，源极金属与第一导电类型源区、第二导电类型第一重掺杂区以及第二导电类型第二重掺杂区均欧姆接触。
本发明的优点：将第二导电类型柱配置为变掺杂形式，则可通过第二导电类型柱引入一个尖峰的电场，此时，一部分雪崩电流会通过此路径“分流”，以达到分散热量的目的，也即利用第二导电类型柱的变掺杂形式可分散雪崩电流，由于雪崩电流的分散，可实现热量的分散，提高超结功率器件的雪崩耐受能力。
此外，由于栅极导电多晶硅包括竖直多晶硅体，可利用竖直多晶硅体可以使得功率器件在导通时的阈值电压基本不受影响，但是在雪崩发生时，电流通过正向寄生NPN回路时，拥有更短的电流路径以及更低的导通电阻。
附图说明
图1～图9为本发明功率器件的具体制备工艺过程的一种实施例剖视图，其中，
图1为本发明在衬底上形成N型漂移基区后的一种实施例剖视图。
图2为本发明刻蚀得到P柱沟槽后的一种实施例剖视图。
图3为本发明在P柱沟槽内进行第一次外延填充后的一种实施例剖视图。
图4为本发明在P柱沟槽内进行三次外延填充后的一种实施例剖视图。
图5为本发明制备得到N型外延基层后的一种实施例剖视图。
图6为本发明制备得到P+重掺杂基区后的一种实施例剖视图。
图7为本发明制备得到N+源区后的一种实施例剖视图。
图8为本发明制备得到栅极导电多晶硅后的一种实施例剖视图。
图9为本发明制备得到源极金属后的剖视图。
附图标记说明：1-衬底、2-N型漂移基区、3-第一P柱掺杂区、4-第二P柱掺杂区、5-第三P柱掺杂区、6-N柱重掺杂区、7-N型外延基层、8-P型阱区、9-P+第一重掺杂基区、10-P+第二重掺杂基区、11-N+源区、12-栅极导电多晶硅、13-第二氧化隔离层、14-源极金属、15-P柱沟槽、16-N柱、17-P+第一重掺杂区、18-第一氧化隔离层、19-P+第二重掺杂区、20-N型基区、21-水平多晶硅体、22-垂直多晶硅部。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
为了能有效提升超结器件的雪崩能量，对可提升超结结构雪崩耐量的功率器件，以第一导电类型为N型为例，本发明的一种实施例中，所述功率器件包括制备于半导体基板中心区的有源区以及位于所述有源区外圈的终端保护区，所述终端保护区环绕包围有源区，其中，
在有源区内，包括正面元胞单元以及超结单元，其中，所述超结单元包括若干依次交替分布的N柱16与P柱；
对任一P柱，包括若干依次外延填充在P柱沟槽15内的P柱掺杂区，其中，依照在P柱沟槽15内外延填充的顺序，P柱掺杂区的掺杂浓度依次增大。
具体地，半导体基板可采用现有常用的半导体材料，如硅等，半导体基板的材料可根据需要选择。对一功率器件，一般包括有源区以及终端保护区，有源区一般位于半导体基板的中心区，终端保护区环绕包围有源区，有源区作为功率器件的功能区，利用终端保护区可提升有源区的耐压。
对于超结功率器件，在所述超结功率器件的有源区内，需包括正面元胞单元以及超结单元，利用超结单元形成超结功率器件的超结结构，利用正面元胞单元可形成超结功率器件的正面元胞。当第一导电类型为N型时，则第二导电类型为P型，此时，对于超结单元，一般包括若干交替分布的N柱16与P柱，N柱16与P柱的排布方向，一般为沿有源区指向终端保护区的方向，超结单元内N柱16与P柱间依次交替排布的方式与现有超结结构相一致。
为了能提升雪崩耐量，本发明的一种实施例中，将超结单元内的P柱均配置为变掺杂形式，为了能形成变掺杂形式，在制备P柱时，需要先制备P柱沟槽15，然后在P柱沟槽15内进行P型材料的外延，经过多次外延后即可得到P柱，其中，每次外延填充即可得到P柱掺杂区，此时，P柱内包括若干P柱掺杂区。具体实施时，每次外延填充得到P柱掺杂区的掺杂浓度不同，优选地，依照在P柱沟槽15内外延填充的顺序，P柱掺杂区的掺杂浓度依次增大。
图9中示出了在P柱沟槽15内经过三次外延填充制备P柱的一种实施例，此时，P柱包括第一P柱掺杂区3、第二P柱掺杂区4以及第三P柱掺杂区5，第一P柱掺杂区3、第二P柱掺杂区4以及第三P柱掺杂区5依次外延填充制备得到，由此可得到：第一P柱掺杂区3、第二P柱掺杂区4以及第三P柱掺杂区5相应的掺杂浓度依次增大。
具体实施时，对P柱内的P柱掺杂区，末次填充的P柱掺杂区呈柱状，在末次填充前的P柱掺杂区呈U型。也即第一P柱掺杂区3、第二P柱掺杂区4均呈U型，而第三P柱掺杂区5呈柱状。外延填充形成第一P柱掺杂区3时，第一P柱掺杂区3覆盖P柱沟槽15的侧壁以及底壁，第二P柱掺杂区4覆盖在第一P柱掺杂区3上，第三P柱掺杂区5被第二P柱掺杂区4包裹。图4～图9中仅示出了P柱沟槽15以及P柱的部分形式，也即仅示出了第一P柱掺杂区3、第二P柱掺杂区4以及第三P柱掺杂区5位于P柱沟槽15部分的分布示意图，具体情况可参考上述说明。
对超结功率器件，器件的雪崩耐量主要有两个因素影响，一方面超结在UIS的过程中，处于MOS结构P型阱区8附近的寄生NPN晶体管导通，导致雪崩电流不受控制，进而可能导致器件失效。另一方面，在超结UIS过程中，雪崩的电流过于集中，导致热量无法散失进而影响器件的失效。
在这两方面影响因素的前提下，本发明将P柱配置为变掺杂形式时，则在雪崩发生时，可通过P柱引入一个尖峰的电场，此时，一部分雪崩电流会通过此路径“分流”，以达到分散热量的目的，也即利用P柱的变掺杂形式可分散雪崩电流，由于雪崩电流的分散，可实现热量的分散，提高超结功率器件的雪崩耐受能力。
本发明的一种实施例中，所述半导体基板包括N型的衬底1以及位于衬底上的N型漂移区，其中，
N型漂移区邻接衬底1；
超结单元制备于N型漂移区内，N柱16的底部以及P柱的底部位于N型漂移区与衬底1的结合部；
正面元胞单元包括若干并联分布的正面元胞；
在所述功率器件的截面上，对任一正面元胞，包括一N型基区20以及对称分布于所述N型基区20两侧的P型阱区8，其中，N型基区20位于一N柱16上方并与所述N柱16接触，N型基区20的宽度小于N柱16的宽度；
P型阱区8的宽度大于P柱的宽度，P型阱区8与相应的N柱16以及P柱接触。
由上述说明可知，半导体基板的导电类型为N型时，则半导体基板的衬底1的导电类型也为N型，N型漂移区位于衬底1上，且N型漂移区与衬底1邻接，N型漂移区的掺杂浓度一般小于衬底1的掺杂浓度。一般地，超结单元制备于N型漂移区内，N柱16的底部以及P柱的底部位于N型漂移区与衬底1的结合部。对有源区内的正面元胞单元，一般包括若干并联分布的正面元胞，图9中，正面元胞包括N型基区20，并在N型基区20的两侧设置P型阱区8，P型阱区8与N型基区20接触，图9中，仅仅示出了N型基区20以及所述N型基区20一端连接的P型阱区8，由于两侧的P型阱区8对称分布，因此，P型阱区8对称分布于N型基区20两侧的情况可参考图9的图示。
图9中，一N型基区20与一N柱16对应并接触；上述N型基区20位于N柱16的上方，上述上方即为衬底1指向N型漂移区的方向，下述的上方均指代相同的方向。此外，N型基区20的宽度小于N柱16的宽度，所述N型基区20的宽度即为N型基区20指向P型阱区8的方向。图9中，P型阱区8的宽度大于P柱的宽度，此时，P型阱区8与N型基区20的结合部，在向N柱16内投影时，会落在N柱16内；同时，P型阱区8会与N柱16以及P柱接触。基于所述P型阱区8、N型基区20与N柱16以及P柱的对应关系，可有效制备形成正面元胞，提高工艺的稳定性以及可靠性。
本发明的一种实施例中，所述正面元胞采用平面型元胞时，在P型阱区8内设置N+源区11以及P+重掺杂区，其中，
所述P+重掺杂区包括P+第一重掺杂区17以及P+第二重掺杂区19；
P+第一重掺杂区17对N+源区11的底部包覆；
P+第二重掺杂区19与末次外延填充的P柱掺杂区正对应，且P+第二重掺杂区19的宽度不大于末次外延填充的P柱掺杂区的宽度；
N+源区11、P+第一重掺杂区17以及P+第二重掺杂区19均与源极金属14欧姆接触。
图9中，在P型阱区8内同时设置N+源区11、P+第一重掺杂区17以及P+第二重掺杂区19的一种实施例，图中，N+源区11从P型阱区8的表面垂直向衬底1的方向延伸，N+源区11的结深小于P型阱区8的厚度，P+第一重掺杂区17位于N+源区11的下方，P+第一重掺杂区17对N+源区11的底部包覆。P+第一重掺杂区17在P型阱区8内邻近N型基区8。
上述处于MOS结构P型阱区8附近的寄生NPN晶体管，具体是指由N型基区20-P型阱区8与N+源区11构成的NPN晶体管。
P+第一重掺杂区17对N+源区11的底部包覆，使得有电子流向N+源区11时，空穴经下方高浓度的P+第一重掺杂区17，若无基于P+第一重掺杂区17的高浓度区域，则电阻率上升使得这部分的导通压降上升，导致寄生NPN晶体管导通，也即利用P+第一重掺杂区17与N+源区11配合，可有效抑制寄生NPN晶体管的导通。P+第二重掺杂区19主要与P柱中心的高浓度对应，此时，在发生雪崩时，形成尖峰电场以及短的电流通路，达到分流的目的。
P+第二重掺杂区19、P+第一重掺杂区17在P型阱区8内的结深相同，P+第二重掺杂区19与P+第一重掺杂区17一般可通过同一工艺步骤制备得到，P+第二重掺杂区19通过P型阱区8与P+第一重掺杂区17间隔，P+第二重掺杂区19与末次外延填充的P柱掺杂区正对应，如上述说明，末次外延填充的P柱掺杂区即为第三P柱掺杂区5，此时，P+第二重掺杂区19与第三P柱掺杂区5对应，但P+第二重掺杂区19的宽度不大于第三P柱掺杂区5的宽度。
为了能形成功率器件的源电极，在N型漂移区上方需要制备源极金属14，源极金属14与N+源区11、P+第一重掺杂区17以及P+第二重掺杂区19均欧姆接触，利用源极金属14可形成功率器件的源电极。
本发明的一种实施例中，在所述N型基区20上方设置栅极导电多晶硅12，其中，
所述栅极导电多晶硅12包括水平多晶硅体21以及对称分布于水平多晶硅体21两端的竖直多晶硅体22，竖直多晶硅体22与水平多晶硅体21连接成一体；
水平多晶硅体21与N型基区20正对应，水平多晶硅体21与N型基区20绝缘隔离；
竖直多晶硅体22伸入P型阱区8内，竖直多晶硅体22与P型阱区8、N+源区11以及P+第一重掺杂区17绝缘隔离，且竖直多晶硅体22的底部位于N+源区11底部的上方；
竖直多晶硅体22以及水平多晶硅体21与源极金属14绝缘隔离。
图8和图9中示出了栅极导电多晶硅12的一种实施例，图中，栅极导电多晶硅12包括水平多晶硅体21以及竖直多晶硅体22，竖直多晶硅体22对称分布于水平多晶硅体21的两端，并与所述水平多晶硅体21相互连接成一体，水平多晶硅体21、竖直多晶硅体22一般可通过同一工艺步骤制备得到，在后续的制备工艺中会对具体的工艺制备过程进行说明。
水平多晶硅体21与N型基区20正对应，水平多晶硅体21与N型基区20平行，图8和图9中水平多晶硅体21通过第一氧化隔离层18与N型基区20绝缘隔离，第一氧化隔离层18一般为二氧化硅层，第一氧化隔离层18可通过现有常用的栅氧工艺制备形成。
为了能使得竖直多晶硅体22伸入P型阱区8内，一般需要至少在P型阱区8内进行沟槽刻蚀，以得到多晶硅沟槽，在制备水平多晶硅体21时，多晶硅会同时填充在多晶硅沟槽内，此时，即可形成竖直多晶硅体22。因此，竖直多晶硅体22的底部位于水平多晶硅体21的下方，竖直多晶硅体21的顶部与水平多晶硅体21的上表面平齐。
第一氧化隔离层18还会覆盖多晶硅沟槽的内壁，竖直多晶硅体22通过第一氧化隔离层18与多晶硅沟槽的内壁绝隔离，此时，竖直多晶硅体22可通过第一氧化隔离层18与P型阱区8、N+源区11以及P+第一重掺杂区17绝缘隔离，图8和图9中，且竖直多晶硅体22的底部位于N+源区11底部的上方，但N+源区11以及P+第一重掺杂区17均与所对应邻近多晶硅沟槽的外侧壁接触。
图8和图9中，制备得到竖直多晶硅体22后，还需要再次进行氧化工艺，以制备得到第二氧化隔离层13，第二氧化隔离层13一般可为二氧化硅层，利用第二氧化隔离层13可对竖直多晶硅体22以及水平多晶硅体21相对应的外表面覆盖。
具体实施时，由于栅极导电多晶硅12包括竖直多晶硅体22，可利用竖直多晶硅体12可以使得功率器件在导通时的阈值电压基本不受影响，但是在雪崩发生时，电流通过正向寄生NPN晶体管回路时，拥有更短的电流路径以及更低的导通电阻。
本发明的一种实施例中，在N柱16内设置N柱重掺杂区6，其中，
所述N柱重掺杂区6从N柱16的顶部垂直向所述N柱16的底部延伸，N柱掺杂区6的宽度小于所在N柱16的宽度；
N柱重掺杂区6的底部位于末次外延填充P柱掺杂区底部的上方。
图5～图9中示出了在N柱16内制备得到N柱重掺杂区6的一种实施例，当在N柱16内设置N柱重掺杂区6时，可利用N柱重掺杂区6实现P柱与N柱16间电荷的平衡，减少超结结构的击穿电压的退化，并且能够部分降低正向导通时的电阻，拥有较好的折中特性，也即可以保证功率器件的正向导通特性与耐压。
对超结结构，理想情况即N柱16与P柱的完美电荷平衡，两边宽度相等，所含导电类型相反，电荷量相等，接触后形成完全的耗尽区，以达到良好耐压的效果，但由于本发明将P柱掺杂浓度提高，尤其P柱中心位置，使得P柱电荷量偏高，因此，在N柱16内设置N柱重掺杂区6后，可对应区域提升N柱16内的掺杂的方式，以可尽可能地与形成变掺杂的P柱实现电荷平衡。
对上述的超结功率器件，可通过下述工艺步骤制备得到，具体地，对可提升超结结构雪崩耐量功率器件的制备方法，其中，所述制备方法包括：
提供N型的半导体基板，所述半导体基板包括N型的衬底1以及位于所述衬底1上的N型漂移基区2；
对上述的N型漂移基区2进行沟槽刻蚀，以在沟槽刻蚀后形成P柱沟槽15，所述P柱沟槽15在N型漂移基区2内向衬底1方向垂直延伸；
在上述P柱沟槽15内进行P型材料的外延，以在外延填满P柱沟槽15后形成P柱，且在形成P柱后，基于N型漂移基区2形成与P柱交替分布的N柱16，其中，依照在P柱沟槽15内外延填充的顺序，P柱掺杂区的掺杂浓度依次增大；
在上述N型漂移基区2上进行N型材料外延，以在外延后形成N型外延基层7，基于所述N型外延基层7与N型漂移基区2形成N型漂移区；
在上述N型漂移区进行正面元胞工艺，以制备形成正面元胞单元以及终端保护区，终端保护区环绕包围正面元胞单元。
图1中示出了半导体基板的一种实施例，具体实施时，N型漂移基区2可采用外延等方式制备在衬底1上，N型漂移基区2的掺杂浓度一般小于衬底1的掺杂浓度。
为了制备超结单元的P柱，需对N型漂移基区2进行沟槽刻蚀，以在刻蚀后得到P柱沟槽15，图2中，P柱沟槽15的深度与N型漂移基区2的厚度相一致，也即P柱沟槽15的槽底为衬底1。P柱沟槽15的宽度、分布可根据需要选择，以能制备所需的N柱16以及P柱为准。
在刻蚀得到P柱沟槽15后，进行P型材料的外延，图3中示出了经第一次外延填充后的情况，此时，可制备得到第一P柱掺杂区3，第一P柱掺杂区3覆盖在P柱沟槽15的内壁。图4中为经过第二次外延填充以及第三次外延填充后的情况，此时，可依次制备得到第二P柱掺杂区4以及第三P柱掺杂区5，由上述说明可知，第一P柱掺杂区3、第二P柱掺杂区4以及第三P柱掺杂区5的掺杂浓度依次增大。当然，具体实施时，延长填充的次数可根据需要选择，以能满足掺杂浓度依次增大并制备得到P柱为准，此处不再一一列举说明。当形成P柱后，即可利用N型漂移基区2形成N柱16，如图4所示。
具体实施时，当需要制备N柱重掺杂区6时，则需要在制备得到P柱后，进行N型杂质离子注入，以在注入后形成N柱重掺杂区6为准，如图4所示。在制备得到N柱重掺杂区6后，对N型漂移基区2的表面进行抛光磨平处理，随后进行快速热退火推结使得PN结界面接触良好，并修复晶格表面损伤，一般地，快速退火温度可为850℃-1150℃，快速退火的温度以及快速退火的工艺过程可根据实际的工艺选择。
在上述工艺后，在N型漂移基区2上进行N型材料外延，以在外延后形成N型外延基层7，N型外延基层7覆盖在N型漂移区2上，此时，N型外延基层7与N柱16以及P柱的顶端接触，如图5所示。N型外延基层7与N型漂移基区2可共同形成N型漂移区。在形成N型漂移区后，可进行正面元胞工艺，制备得到正面元胞单元。
本发明的一种实施例中，所述正面元胞工艺包括：
在N型外延基层7上方进行P型杂质离子注入，以在进行P型杂质离子注入后形成P型阱区8以及用于间隔P型阱区8的N型基区20，N型基区20位于一N柱16上方并与所述N柱16接触，N型基区20的宽度小于N柱16的宽度；
P型阱区8的宽度大于P柱的宽度，P型阱区8与相应的N柱16以及P柱接触；
基于上述的N型基区20以及P型阱区8，制备正面元胞的正面结构。
具体地，在制备得到N型外延基层7后，可采用本技术领域常用的技术手段进行P型杂质离子注入，以形成P型阱区8，并利用N型外延基层7形成N型基区8，N型基区20以及P型阱区8的情况可参考图6以及上述说明。一般地，P型阱区8的深度与N型外延基层7的厚度相一致。
进一步地，所述正面元胞工艺还包括：
在上述P型阱区8上方进行P型杂质离子注入，以在P型阱区8内形成P+重掺杂基区，其中，P+重掺杂基区包括P+第一重掺杂基区9以及P+第二重掺杂基区10，P+第一重掺杂基区9邻近P柱与N柱16的结合部，P+第二重掺杂基区10与末次填充的P柱掺杂区对应；
在上述P型阱区8上方进行N型杂质离子注入，以在P型阱区8内形成N+源区11，其中，N+源区11与P+第一重掺杂基区9对应，以在形成N+源区11后，基于P+第一重掺杂基区9形成P+第一重掺杂区17，P+第一重掺杂区17对N+源区11的底部包覆。
在制备得到P型阱区8后，可对P型阱区8进行第二次P型杂质离子注入，此时，可得到P+重掺杂基区，图6中示出了P+重掺杂基区包括P+第一重掺杂基区9以及P+第二重掺杂基区10的一种实施例，P+第一重掺杂基区9以及P+第二重掺杂基区10具有相同的结深。
此后，在P型阱区8上方进行N型杂质离子注入，以制备得到N+源区11，具体地，N+源区11注入的区域为P+第一重掺杂基区9，此时，在制备得到N+源区11后，可利用P+第一重掺杂基区9形成P+第一重掺杂区17，P+第一重掺杂区17位于N+源区11的下方，并对N+源区11的底部包覆，如图7所示，因此，P+第一重掺杂区17即为由未形成N+源区11的P+第一重掺杂基区9形成。
本发明的一种实施例中，所述正面元胞工艺还包括：
对N型外延基层7进行沟槽刻蚀，以在沟槽刻蚀后形成多晶硅沟槽，其中，多晶硅沟槽横跨N型基区20以及P型阱区8，多晶硅沟槽的槽底位于N+源区11底部的上方，且多晶硅沟槽位于P型阱区8的外壁与N+源区11以及P+第一重掺杂区17接触；
制备第一氧化隔离层18，第一氧化隔离层18覆盖在N型基区20以及多晶硅沟槽的内壁；
在上述N型基区20上方进行多晶硅沉积，以得到栅极导电多晶硅12，所述栅极导电多晶硅12包括与N型基区20对应的水平多晶硅体21以及至少填充在多晶硅沟槽内的竖直多晶硅体22，其中，竖直多晶硅体22与水平多晶硅体21接触；
制备第二氧化隔离层13，所述第二隔离氧化层13覆盖在水平多晶硅体21以及竖直多晶硅体22的外表面上；
制备源极接触孔，并在制备得到源极接触孔后进行金属沉积，以至少得到填充在源极接触孔内的源极金属14，源极金属14与N+源区11、P+第一重掺杂区17以及P+第二重掺杂区19均欧姆接触。
为了能制备得到上述的栅极导电多晶硅12，需对N型外延基层7进行沟槽刻蚀，以形成多晶硅沟槽。对形成的多晶硅沟槽，所述多晶硅沟槽的一部分位于N型基区20内，另一部分位于与所述N型基区20相邻的P型阱区8内，且多晶硅沟槽位于P型阱区8内的部分远大于在N型基区20内的部分。多晶硅沟槽的槽口位于N型基区20以及P型阱区8的表面，多晶硅沟槽的槽底需要位于N+源区11底部的上方。多晶硅沟槽位于P型阱区8的外壁与N+源区11以及P+第一重掺杂区17接触，此时，多晶硅沟槽与P+第二重掺杂基区10非接触。
在刻蚀得到多晶硅沟槽后，采用本技术领域常用的工艺制备得到第一氧化隔离层18，第一氧化隔离层18至少覆盖N型基区20以及多晶硅沟槽的内壁，第一氧化隔离层18的情况可参考上述说明。
在制备得到第一氧化隔离层18后，进行多晶硅沉积，以制备得到栅极导电多晶硅12，由上述说明可知，栅极导电多晶硅12包括水平多晶硅体21以及竖直多晶硅体22，水平多晶硅体21与N型基区20对应，竖直多晶硅体22填充在多晶硅沟槽内，竖直多晶硅体22通过第一氧化隔离层18可与N+源区11、P+第一重掺杂基区17、P型阱区8以及N型基区20绝缘隔离。
制备得到栅极导电多晶硅12后，在进行制备第二氧化隔离层13，利用第二氧化隔离层13后，可利用第一氧化隔离层18以及第二氧化隔离层13实现对栅极导电多晶硅12的包覆，如图8所示。
在制备得到第二氧化隔离层13后，进行绝缘介质层的沉积，绝缘介质层覆盖在N型漂移区，此后，进行接触孔刻蚀，以制备得到源极接触孔。源极接触孔一般与P型阱区8对应，源极接触孔从P型阱区8的表面向P柱方向延伸，源极接触孔会把部分的N+源区11、P+第一重掺杂区17以及P+第二重掺杂基区19刻蚀掉，利用剩余部分的P+第二重掺杂基区19即形成P+第二重掺杂区19。
在制备得到源极接触孔后，可采用本技术领域的常用的手段进行金属沉积，此时，可制备得到源极金属14，源极金属14会覆盖在绝缘介质层上，也会填充在源极接触孔内，利用填充在源极接触孔内的源极金属14，可实现源极金属14与N+源区11、P+第一重掺杂区17以及P+第二重掺杂区19均欧姆接触，如图9所示。
此外，在金属沉积时，一般还可以制备得到栅极金属，栅极金属与栅极导电多晶硅12欧姆接触，以利用栅极金属与栅极导电多晶硅12欧姆接触形成功率器件的栅电极或门极，当形成功率器件的栅电极时，功率器件一般为MOSFET型器件；当形成功率器件的门极时，功率器件一般为IGBT器件。
上述给出了有源区制备方法的一种实施例，有源区内正面元胞单元以及超结单元还可以采用其他的工艺制备得到。当然，终端保护区以及背面结构的具体情况也可根据实际需要选择确定。上述工艺步骤中，未限定的具体步骤，均可采用本技术领域常用的工艺条件以及过程，具体步骤的实施方式以能满足具体的制备过程为准，此处不再赘述。

Claims (10)

1.一种可提升超结结构雪崩耐量的功率器件，其特征是，所述功率器件包括制备于半导体基板中心区的有源区以及位于所述有源区外圈的终端保护区，所述终端保护区环绕包围有源区，其中，
在有源区内，包括正面元胞单元以及超结单元，其中，所述超结单元包括若干依次交替分布的第一导电类型柱与第二导电类型柱，所述第一导电类型柱的导电类型与半导体基板的导电类型相一致；
对任一第二导电类型柱，包括若干依次外延填充在第二导电类型柱沟槽内的第二导电类型柱掺杂区，其中，依照在第二导电类型柱沟槽内外延填充的顺序，第二导电类型柱掺杂区的掺杂浓度依次增大。
2.根据权利要求1所述的可提升超结结构雪崩耐量的功率器件，其特征是：所述半导体基板包括第一导电类型的衬底以及位于衬底上的第一导电类型漂移区，其中，
第一导电类型漂移区邻接衬底；
超结单元制备于第一导电类型漂移区内，第一导电类型柱的底部以及第二导电类型柱的底部位于第一导电类型漂移区与衬底的结合部；
正面元胞单元包括若干并联分布的正面元胞；
在所述功率器件的截面上，对任一正面元胞，包括第一导电类型基区以及对称分布于所述第一导电类型基区两侧的第二导电类型阱区，其中，第一导电类型基区位于第一导电类型柱上方并与所述第一导电类型柱接触，第一导电类型基区的宽度小于第一导电类型柱的宽度；
第二导电类型阱区的宽度大于第二导电类型柱的宽度，第二导电类型阱区与相应的第一导电类型柱以及第二导电类型柱接触。
3.根据权利要求2所述的可提升超结结构雪崩耐量的功率器件，其特征是，所述正面元胞采用平面型元胞时，在第二导电类型阱区内设置第一导电类型源区以及第二导电类型重掺杂区，其中，
所述第二导电类型重掺杂区包括第二导电类型第一重掺杂区以及第二导电类型第二重掺杂区；
第二导电类型第一重掺杂区对第一导电类型源区的底部包覆；
第二导电类型第二重掺杂区与末次外延填充的第二导电类型柱掺杂区正对应，且第二导电类型第二重掺杂区的宽度不大于末次外延填充的第二导电类型柱掺杂区的宽度；
第一导电类型源区、第二导电类型第一重掺杂区以及第二导电类型第二重掺杂区均与源极金属欧姆接触。
4.根据权利要求3所述的可提升超结结构雪崩耐量的功率器件，其特征是，在所述第一导电类型基区上方设置栅极导电多晶硅，其中，
所述栅极导电多晶硅包括水平多晶硅体以及对称分布于水平多晶硅体两端的竖直多晶硅体，竖直多晶硅体与水平多晶硅体连接成一体；
水平多晶硅体与第一导电类型基区正对应，水平多晶硅体与第一导电类型基区绝缘隔离；
竖直多晶硅体伸入第二导电类型阱区内，竖直多晶硅体与第二导电类型阱区、第一导电类型源区以及第二导电类型第一重掺杂区绝缘隔离，且竖直多晶硅体的底部位于第一导电类型源区底部的上方；
竖直多晶硅体以及水平多晶硅体与源极金属绝缘隔离。
5.根据权利要求1至4任一项所述的可提升超结结构雪崩耐量的功率器件，其特征是，在第一导电类型柱内设置第一导电类型柱重掺杂区，其中，
所述第一导电类型柱重掺杂区从第一导电类型柱的顶部垂直向所述第一导电类型柱的底部延伸，第一导电类型柱掺杂区的宽度小于所在第一导电类型柱的宽度；
第一导电类型柱重掺杂区的底部位于末次外延填充第二导电类型柱掺杂区底部的上方。
6.根据权利要求1至4任一项所述的可提升超结结构雪崩耐量的功率器件，其特征是：对第二导电类型柱内的第二导电类型柱掺杂区，末次填充的第二导电类型柱掺杂区呈柱状，在末次填充前的第二导电类型柱掺杂区呈U型。
7.一种可提升超结结构雪崩耐量功率器件的制备方法，其特征是，用于制备上述权利要求1～权利要求6中任一项的功率器件，其中，所述制备方法包括：
提供第一导电类型的半导体基板，所述半导体基板包括第一导电类型的衬底以及位于所述衬底上的第一导电类型漂移基区；
对上述的第一导电类型漂移基区进行沟槽刻蚀，以在沟槽刻蚀后形成第二导电类型柱沟槽，所述第二导电类型柱沟槽在第一导电类型漂移基区内向衬底方向垂直延伸；
在上述第二导电类型柱沟槽内进行第二导电类型材料的外延，以在外延填满第二导电类型柱沟槽后形成第二导电类型柱，且在形成第二导电类型柱后，基于第一导电类型漂移基区形成与第二导电类型柱交替分布的第一导电类型柱，其中，依照在第二导电类型柱沟槽内外延填充的顺序，第二导电类型柱掺杂区的掺杂浓度依次增大；
在上述第一导电类型漂移基区上进行第一导电类型材料外延，以在外延后形成第一导电类型外延基层，基于所述第一导电类型外延基层与第一导电类型漂移基区形成第一导电类型漂移区；
在上述第一导电类型漂移区进行正面元胞工艺，以制备形成正面元胞单元以及终端保护区，终端保护区环绕包围正面元胞单元。
8.根据权利要求7所述的可提升超结结构雪崩耐量功率器件的制备方法，其特征是，所述正面元胞工艺包括：
在第一导电类型外延基层上方进行第二导电类型杂质离子注入，以在进行第二导电类型杂质离子注入后形成第二导电类型阱区以及用于间隔第二导电类型阱区的第一导电类型基区，第一导电类型基区位于第一导电类型柱上方并与所述N柱接触，第一导电类型基区的宽度小于N柱的宽度；
第二导电类型阱区的宽度大于第二导电类型柱的宽度，第二导电类型阱区与相应的第一导电类型柱以及第二导电类型柱接触；
基于上述的第一导电类型基区以及第二导电类型阱区，制备正面元胞的正面结构。
9.根据权利要求8所述的可提升超结结构雪崩耐量功率器件的制备方法，其特征是，所述正面元胞工艺还包括：
在上述第二导电类型阱区上方进行第二导电类型杂质离子注入，以在第二导电类型阱区内形成第二导电类型重掺杂基区，其中，第二导电类型重掺杂基区包括第二导电类型第一重掺杂基区以及第二导电类型第二重掺杂基区，第二导电类型第一重掺杂基区邻近第二导电类型柱与第一导电类型柱的结合部，第二导电类型第二重掺杂基区与末次填充的第二导电类型柱掺杂区对应；
在上述第二导电类型阱区上方进行第一导电类型杂质离子注入，以在第二导电类型阱区内形成第一导电类型源区，其中，第一导电类型源区与第二导电类型第一重掺杂基区对应，以在形成第一导电类型源区后，基于第二导电类型第一重掺杂基区形成第二导电类型第一重掺杂区，第二导电类型第一重掺杂区对第一导电类型源区的底部包覆。
10.根据权利要求9所述的可提升超结结构雪崩耐量功率器件的制备方法，其特征是，所述正面元胞工艺还包括：
对第一导电类型外延基层进行沟槽刻蚀，以在沟槽刻蚀后形成多晶硅沟槽，其中，多晶硅沟槽横跨第一导电类型基区以及第二导电类型阱区，多晶硅沟槽的槽底位于第一导电类型源区底部的上方，且多晶硅沟槽位于第二导电类型阱区的外壁与第一导电类型源区以及第二导电类型第一重掺杂区接触；
制备第一氧化隔离层，第一氧化隔离层覆盖在第一导电类型基区以及多晶硅沟槽的内壁；
在上述第一导电类型基区上方进行多晶硅沉积，以得到栅极导电多晶硅，所述栅极导电多晶硅包括与第一导电类型基区对应的水平多晶硅体以及至少填充在多晶硅沟槽内的竖直多晶硅体，其中，竖直多晶硅体与水平多晶硅体接触；
制备第二氧化隔离层，所述第二隔离氧化层覆盖在水平多晶硅体以及竖直多晶硅体的外表面上；
制备源极接触孔，并在制备得到源极接触孔后进行金属沉积，以至少得到填充在源极接触孔内的源极金属，源极金属与第一导电类型源区、第二导电类型第一重掺杂区以及第二导电类型第二重掺杂区均欧姆接触。
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