JP6433955B2 - 高分解能の時間−ディジタル変換器 - Google Patents
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Landscapes
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- Measurement Of Unknown Time Intervals (AREA)
Description
110,210,222,234,236,430,610 カウンタ
120,620 基準値発生器
130,630 比較器
224 ラッチ
226 遅延回路
232 比較回路
240,250 ANDゲート
420,640,650 ダブルエッジ検出回路
BUF1,BUF2,BUF3 バッファ
CLK,CLK1,CLK2 クロック信号
CK クロック入力端子
COMP 比較結果
CRE 計数結果
CTL,CTL1,CTL2 制御信号
CTRES カウンタリセット信号
EN イネーブル端子
F 分数部分
FE 立下りエッジ
LATEN ラッチイネーブル信号
OW1,PW2,PW21,PW22 パルス幅
P1,P2,P3 パルス
Q 商
R,R1,R2 基準値
RE 立上りエッジ
RN リセット端子
SIN 入力信号
SRU ルーラー信号
T1,T2,TS,TLAST1,TLAST2 区分
TP1,TP2 時点
TCK 周期
Claims (12)
- 入力信号の第1のパルス幅を計算するために前記入力信号をクロック信号に基づいてサンプリングする第1のカウンタと、
基準値を発生するためにルーラー信号を前記クロック信号に基づいてサンプリングする基準値発生器と、
前記第1のカウンタと前記基準値発生器とに結合され、計数結果を発生するために前記入力信号の前記第1のパルス幅と前記基準値とを比較する比較器とを備え、
前記入力信号の前記第1のパルス幅と前記基準値とを比較してその相対的比率を計算し、
前記クロック信号の周波数は前記ルーラー信号の周波数より大きく、前記ルーラー信号の周波数は前記入力信号の周波数より大きい、
高分解能の時間−ディジタル変換器。 - 前記基準値発生器は、前記ルーラー信号の第2のパルス幅を計算するために前記ルーラー信号を前記クロック信号に基づいてサンプリングし、前記基準値を発生させるために前記第2のパルス幅を前記ルーラー信号に基づいて周期的にラッチするように構成されている、請求項1に記載の高分解能の時間−ディジタル変換器。
- 前記基準値発生器は、
前記ルーラー信号の前記第2のパルス幅を計算するために前記ルーラー信号を前記クロック信号に基づいてサンプリングするとともに、前記ルーラー信号の反転信号に基づいてリセット動作を実行する第2のカウンタと、
前記第2のカウンタと前記比較器との間に結合され、前記ルーラー信号の前記第2のパルス幅を前記基準値として機能するように送信することを決定する、即ち前記ルーラー信号の前記第2のパルス幅をラッチして前記基準値を前記ルーラー信号の論理レベルに基づいて発生することを決定する、ラッチと、
を備える、請求項2に記載の高分解能の時間−ディジタル変換器。 - 前記基準値発生器は更に、
前記第2のカウンタと前記ラッチとに結合され、前記ルーラー信号を受信し、その後前記ルーラー信号をラッチしてラッチイネーブル信号及びカウンタリセット信号をそれぞれ発生する遅延回路を備え、前記遅延回路は前記ラッチイネーブル信号を前記ラッチのイネーブル端子に出力し、前記カウンタリセット信号を前記第2のカウンタのリセット端子に出力するように構成されている、請求項3に記載の高分解能の時間−ディジタル変換器。 - 前記遅延回路は互いに直列に結合された第1のバッファ及び第2のバッファを備える、請求項4に記載の高分解能の時間−ディジタル変換器。
- 前記ルーラー信号の前記第2のパルス幅は所定の容量変化に従って決定されるように構成されている、請求項2に記載の高分解能の時間−ディジタル変換器。
- 前記比較器は、
前記第1のカウンタと前記基準値発生器とに結合され、前記基準値と前記第1のパルス幅とを比較して比較結果を出力する比較回路と、
前記比較回路に結合され、前記第1のパルス幅に対して前記基準値によって除算演算を実行することによって得られた商を発生するために前記比較結果を計数する第3のカウンタと、
前記比較回路と前記基準値発生器とに結合され、前記第1のパルス幅に対して前記基準値によって除算演算を実行することによって得られた余りが0でないときイネーブルされる第4のカウンタとを備え、
前記第4のカウンタがイネーブルされたとき、前記第4のカウンタは前記余りを前記基準値と比較することによって前記計数結果の分数部分を決定するように構成されている、請求項1に記載の高分解能の時間−ディジタル変換器。 - 前記第1のカウンタは前記比較回路により出力される比較結果に基づいてリセット動作を実行するように構成されている、請求項7に記載の高分解能の時間−ディジタル変換器。
- 前記第1のカウンタに結合され、前記クロック信号及び前記入力信号を受信し、第1のサンプリング結果を出力し前記第1のカウンタのクロック入力端子に供給する第1のANDゲートと、
前記基準値発生器に結合され、前記クロック信号及び前記ルーラー信号を受信し、第2のサンプリング結果を出力し前記基準値発生器のクロック入力端子に供給する第2のANDゲートと、
を更に備える、請求項1に記載の高分解能の時間−ディジタル変換器。 - 前記第1のカウンタに結合され、前記入力信号の立上りエッジ及び立下りエッジに基づいて前記クロック信号の第1の論理レベルを検出し、前記クロック信号の検出した第1の論理レベルに応答して第1の制御信号を発生する第1のダブルエッジ検出回路を更に備え、前記第1のカウンタは前記第1の制御信号に基づいて計数動作を実行するかどうかを決定するように構成されている、請求項1に記載の高分解能の時間−ディジタル変換器。
- 前記基準値発生器に結合され、前記ルーラー信号の立上りエッジ及び立下りエッジに基づいて前記クロック信号の第2の論理レベルを検出し、前記クロック信号の検出した第2の論理レベルに応答して第2の制御信号を発生する第2のダブルエッジ検出回路を更に備え、前記基準値発生器は前記第2の制御信号に基づいて計数動作を実行するかどうかを決定するように構成されている、請求項10に記載の高分解能の時間−ディジタル変換器。
- 前記ダブルエッジ検出回路はD型フリップフロップであり、前記D型フリップフロップのクロック入力端子は前記入力信号を受信し、前記D型フリップフロップの信号入力端子は前記クロック信号を受信し、前記D型フリップフロップの出力端子は前記制御信号を前記カウンタのイネーブル端子に出力するように構成されている、請求項10に記載の高分解能の時間−ディジタル変換器。
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