CN117352513A - 包含半导体晶体管的设备及其形成方法 - Google Patents

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Abstract

描述包含半导体晶体管的设备及其形成方法。一种实例设备包含：有源区，其在半导体衬底中；隔离区，其经配置以隔离所述有源区；及栅极结构，其在所述有源区上。所述隔离区包含介电材料，其中在所述介电材料中添加金属材料。所述栅极结构具有与所述隔离区重叠的部分。所述栅极结构包含栅极，且进一步包含栅极绝缘体，所述栅极绝缘体包含所述金属材料的膜且安置在所述有源区与所述栅极之间。

Description

包含半导体晶体管的设备及其形成方法
技术领域
本公开涉及包含半导体晶体管的设备及其形成方法。
背景技术
在半导体存储器装置中，数据可存储在存储器装置的个别存储器单元中。存储器单元可组织成行及列的阵列。一行中的每一存储器单元可耦合到字线，且一列中的每一存储器单元可耦合到位线。因此，每一个存储器单元耦合到字线及位线。存储器阵列***的逻辑电路可控制各种存储器功能，例如，存取存储器阵列的一或多个存储器单元以从存储器单元读取数据或将数据写入到存储器单元。
包含在半导体装置中的晶体管(例如场效应晶体管)旨在实现高性能及低功率，与此同时，仍然需要更高密度及低成本。高性能CMOS(HPC)在例如存储器及逻辑电路的半导体装置中变得越来越流行。HPC可依赖具有高介电常数的薄高k栅绝缘体来以低功率及减少的泄漏电流提供其高性能。然而，HPC可能容易受到局部布局效应(LLE)的影响。LLE包含由于布局设计而更改晶体管的特性及性能的效应。实例效应是半导体装置内HPC晶体管的阈值电压(Vt)的变化。需要降低包含晶体管的半导体装置中的LLE。
发明内容
一方面，本公开提供一种设备，其包括：半导体衬底中的有源区；隔离区，其经配置以隔离所述有源区，所述隔离区包含介电材料，其中在所述介电材料中添加金属材料；及栅极结构，其在所述有源区上且具有与所述隔离区重叠的部分，所述栅极结构包含栅极及栅极绝缘体，所述栅极绝缘体包含所述金属材料的膜且安置在所述有源区与所述栅极之间。
另一方面，本公开提供一种半导体装置，其包括：多个存储器阵列区；及所述多个存储器阵列区之间的***区，所述***区包含晶体管，所述晶体管包括：半导体衬底中的有源区；隔离区，其经配置以隔离所述有源区，所述隔离区包含额外金属材料；及栅极结构，其在所述有源区上且具有与所述隔离区重叠的部分，所述栅极结构包含栅极及安置在所述有源区与所述栅极之间的栅极绝缘体，其中所述栅极绝缘体包含所述金属材料的膜。
又一方面，本公开提供一种方法，其包括：在半导体衬底中形成有源区；在所述半导体衬底中形成环绕所述有源区的隔离区；使用制造工艺将金属材料添加到所述隔离区；以及形成在所述有源区上且具有与所述隔离区重叠的部分的栅极结构，所述栅极结构包含栅极及安置在所述栅极与所述有源区之间的栅极绝缘体，所述栅极绝缘体包含所述金属材料的膜。
附图说明
图式大体上通过实例的方式而不是通过限制的方式来说明本公开中论述的各种实施例，且不一定按比例绘制。
图1是根据本公开的实施例的半导体装置的布局图。
图2是根据本公开的实施例的场效应晶体管的平面视图。
图3是根据本公开的实施例的图2的场效应晶体管的横截面图。
图4是根据本公开的实施例的图2及3的场效应晶体管的中间步骤的平面视图。
图5是根据本公开的实施例的图2及3的场效应晶体管的中间步骤的横截面图。
图6是根据本公开的实施例的图2及3的场效应晶体管的中间步骤的横截面图。
图7A及7B是根据本公开的实施例的图2及3的场效应晶体管的中间步骤的横截面图。
图8是根据本公开的实施例的图2及3的场效应晶体管的中间步骤的横截面图。
具体实施方式
下面将参考附图详细解释本公开的各种实施例。下文详细描述参考附图，所述附图通过说明的方式展示其中可实践本公开的实施例的特定方面。对这些实施例进行足够详细的描述，以使所属领域的技术人员能够实践本公开的实施例。在不脱离本公开的范围的情况下，可利用其它实施例，并且可进行结构改变、逻辑改变及电改变。本文公开的各种实施例不必相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
下面阐述某些细节，以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将清楚，可在没有这些特定细节的情况下实施本公开的实施例。此外，本文描述的本公开的特定实施例通过实例的方式提供并且不应用于将本公开的范围限于这些特定实施例。在其它实例中，为避免不必要地模糊本公开的实施例，未详细展示公知电路、控制信号、时序协议及软件操作。另外，例如“耦合”及“经耦合”的术语意指两个组件可直接或间接电耦合。间接耦合可意味着两个组件通过一或多个中间组件耦合。
图1是根据本公开的一个实施例的半导体装置100的布局图。半导体装置100可包含存储器单元阵列区域110、***电路区域120及垫形成区域130。在本公开的一些实施例中，半导体装置100是存储器装置。
存储器单元阵列区域110包含存储器单元、电路及信号线，例如，感测放大器电路、地址解码器电路、数据输入/输出线等。***电路区域120可包含用于执行半导体装置100的各种操作的各种电路及信号线。例如，***电路区域120可包含命令及地址输入电路、地址及命令解码器、时钟电路、电力电路及输入/输出电路。***电路区域120还可包含耦合到半导体装置的各种电路的端子。端子可为例如半导体装置的裸片垫。垫形成区域130可包含多个接合垫135。多个接合垫135可耦合到半导体装置100的端子(例如，裸片垫)，且表示半导体装置100的外部端子。例如，多个接合垫135可包含数据端子、命令及地址端子、时钟端子及/或电力供应端子。
图2是根据本公开的实施例的场效应晶体管200的平面视图。在本公开的一些实施例中，图2的场效应晶体可包含在电路中，例如，包含在半导体装置100的***电路区域120中。在本公开的一些实施例中，场效应晶体管可包含在互补金属氧化物半导体(CMOS)电路中。在本公开的一些实施例中，场效应晶体管可包含在高性能CMOS(HPC)电路中。
场效应晶体管200包含形成在衬底中的有源区210。有源区210包含用以设置有源区210的电导率的掺杂剂。有源区210由隔离区220环绕。隔离区220包含介电材料，例如，氧化物材料(例如，二氧化硅SiO2)。如下面将更详细描述，隔离区220包含添加到介电材料的金属材料。在本公开的一些实施例中，隔离区220是浅沟槽隔离。场效应晶体管200进一步包含有源区210上的栅极结构230。栅极结构230是包含多层材料的多层堆叠，其将在下文参考图3更详细地进行描述。有源区210通过栅极结构230划分为两个源极/漏极区210s/d。源极/漏极区210s/d上的导电触点215及栅极结构230上的导电触点235提供与在制造工艺中的稍后阶段形成的导电层的电接触。
如下文将更详细描述，隔离区220包含金属材料。在本公开的一些实施例中，包含在隔离区220中的金属材料也包含在栅极结构230中，例如，栅极绝缘体包含栅极结构230中的金属膜。将金属材料包含在隔离区220中可减少金属材料从栅极结构230到隔离区220中的扩散。金属材料从栅极结构230的扩散可导致更改场效应晶体管200的晶体管特性(例如，偏移场效应晶体管200的阈值电压Vt)的局部布局效应(LLE)，这通常是不期望的。
图3是根据本公开的实施例的图2的场效应晶体管200的横截面图。图3的横截面图展示图2中所展示的线A-A’处的场效应晶体200。
场效应晶体管200的栅极结构230在有源区210上。栅极结构230的部分在重叠区225及226处与隔离区220的部分重叠。重叠区225具有宽度OL1，且重叠区226具有宽度OL2。在一些实施例中，宽度OL1与OL2不相等(例如，OL1≠OL2)。在一些实施例中，宽度OL1与OL2相等(例如，OL1＝OL2)。
栅极结构230包含栅极绝缘体240及栅极250。栅极绝缘体240是包含多层的多个层栅极绝缘体。例如，在本公开的一些实施例中，栅极绝缘体240包含介电层241、层242(其包含金属材料(例如金属材料的膜))及介电层243。介电层241可包含氧化硅材料作为实例(例如，二氧化硅)。介电层243可包含氧化铪材料作为实例(例如，二氧化铪)。层242包含金属材料232以调整场效应晶体管200的阈值电压。金属材料232可为金属材料的源极层，其迁移到与介电层241及243的界面。在本公开的一些实施例中，层242包含镧作为金属材料232。
栅极250是包含多个导电层的多层栅极。例如，栅极250包含导电层251、252及253。在本公开的一些实施例中，导电层251可包含氮化钛材料，导电层252可包含多晶硅材料，且导电层253可包含金属材料(例如，硅化钨)。栅极结构230还可包含栅极250上的介电顶层237。介电顶层237包含氮化硅材料作为实例。穿过介电顶层237的导电触点235电连接到栅极250的导电层253，且提供与形成在场效应晶体管200上方的层上的导电层的接触。
如先前描述，隔离区220包含金属材料232’。在本公开的一些实施例中，隔离区220包含金属材料232’，其与栅极绝缘体240的层242的金属材料232类似或相同。例如，当栅极绝缘体240的层242包含镧时，隔离区220包含镧。
金属材料232’包含到隔离区220。金属材料232’可在靠近隔离区220的表面被包含。可添加的金属材料232’的实例包含例如镧、镁、镝、铝以及其它金属材料。镧、镁及镝可用于改变n沟道晶体管的阈值电压Vt。铝可用于改变p沟道晶体管的阈电压Vt。
在本公开的一些实施例中，金属材料232’可贯穿距离隔离区220的表面的深度D被包含。在本公开的一些实施例中，深度D可小于或等于50nm。在本公开的一些实施例中，深度D可大于50nm。
在本公开的一些实施例中，添加到隔离区220的金属材料232’的浓度可基于距隔离区220的表面的深度。例如，隔离区220中金属材料的浓度可为贯穿深度D的浓度。在本公开的一些实施例中，隔离区220中的金属材料232’的浓度贯穿深度D在5％到20％的范围内。在本公开的一些实施例中，浓度的范围可基于原子百分比。隔离区220中金属材料232’的浓度也可在5％到20％的范围之外(例如，小于5％或大于20％)。
在本公开的一些实施例中，隔离区220中金属材料232’的浓度可另外或替代地基于栅极绝缘体240的层242的金属材料232的浓度。例如，随着层242的金属材料232的浓度增加，金属材料232’的浓度(例如，距离隔离区220的表面的深度D中的浓度)也增加。相反，随着层242的金属材料232的浓度降低，金属材料232’的浓度也降低。
在理解包含金属材料232的层242的厚度与金属材料232的浓度之间的关系的情况下，隔离区220中的金属材料232’的浓度可基于层242的厚度。层242的厚度可基于介电层241及/或介电层243的厚度。例如，当介电层241及/或介电层243减小时，包含金属材料的层242的厚度减小(例如，金属材料232的浓度降低)。相反，当介电层241及/或介电层243增加时，包含金属材料的层242的厚度增加(例如，金属材料232的浓度增加)。
图4是根据本公开的实施例的图2及3的场效应晶体管200的中间步骤的平面视图。如先前描述，场效应晶体管200包含由隔离区220环绕的有源区210。有源区210及隔离区220包含在半导体衬底中。有源区210可掺杂有适用于金属氧化物半导体(MOS)场效应晶体管的杂质。例如，在本公开的一些实施例中，有源区可掺杂有用于n沟道MOS场效应晶体管的n及/或p掺杂剂。在本公开的一些实施例中，有源区可掺杂有用于p沟道MOS场效应晶体管的n或p掺杂剂。环绕有源区210的隔离区220可包含介电材料，例如，包含氧化物的材料。在本公开的一些实施例中，隔离区220可为浅沟槽隔离(STI)区。
图5是根据本公开的实施例的图2及3的场效应晶体管200的中间步骤的横截面图。沿图2及4中所展示的线A-A’截取图5的横截面。
隔离区220环绕有源区210，且如在图5的横截面图中所展示，隔离区220邻近于有源区210的两侧。因此，有源区210及场效应晶体管200将与邻近晶体管或其它电路横向隔离。
图6是根据本公开的实施例的图2及3的场效应晶体管200的中间步骤的横截面图。沿图2及4中所展示的线A-A’截取图6的横截面。在本公开的一些实施例中，图6的中间步骤可遵循图5的中间步骤。
如先前参考图2及3描述，金属材料232’包含在隔离区220中。在本公开的一些实施例中，隔离区220包含金属材料232’，其与栅极绝缘体240的层242的金属材料232类似或相同。例如，当栅极绝缘体440的层242包含镧时，隔离区220包含镧。
如先前描述，金属材料232’可在靠近隔离区220的表面被包含。金属材料232’可在靠近隔离区220的表面被包含。可添加的金属材料232’的实例包含例如镧、镁、镝、铝以及其它金属材料。镧、镁及镝可用于改变n沟道晶体管的阈值电压Vt。铝可用于改变p沟道晶体管的阈电压Vt。
在本公开的一些实施例中，金属材料232’可贯穿距离隔离区220的表面的深度D被包含。在本公开的一些实施例中，深度D可小于或等于50nm。在本公开的一些实施例中，深度D可大于50nm。
添加到隔离区220的金属材料232’的浓度可基于距隔离区220的表面的深度。例如，隔离区220中金属材料的浓度可为贯穿深度D的浓度。在本公开的一些实施例中，隔离区220中的金属材料232’的浓度贯穿深度D在5％到20％的范围内。在本公开的一些实施例中，浓度的范围可基于原子百分比。
包含在隔离区220中的镧材料可使用现在已知或稍后开发的半导体制造技术来添加。例如，在本公开的一些实施例中，使用固相扩散工艺将镧材料添加到隔离区220。
图7A及7B是根据本公开的实施例的图2及3的场效应晶体管200的中间步骤的横截面图。沿图2及4中所展示的线A-A’截取图7A及7B的横截面。在本公开的一些实施例中，图7A及7B的中间步骤可遵循图6的中间步骤。
图7A及7B展示将金属材料232’添加到隔离区220的工艺。在本公开的一些实施例中，图7A及7B可表示将镧材料添加到隔离区220的固体扩散工艺。例如，在固相扩散工艺期间，隔离区220可经受具有比隔离区220中镧材料的目标浓度更高的镧材料浓度的工艺环境。在此环境中，随着镧材料扩散到隔离区220的介电材料中而添加镧材料。如先前描述，在本公开的一些实施例中，隔离区220中镧材料的目标浓度贯穿深度D在5％到20％的范围内。工艺环境可具有高温以促进镧材料到隔离区220中的扩散。
在本公开的一些实施例中，掩模260用于防止镧材料被添加到有源区210。遮蔽有源区210可包含在扩散工艺之前形成掩模260。掩模260覆盖有源区210上方的衬底的表面。然而，隔离区220的表面仍然由掩模260暴露，使得工艺环境的镧材料可扩散到隔离区220的材料中。可使用光刻工艺图案化掩模层来形成掩模260，其中掩模260对应于掩模层在图案化之后剩余的部分。在一些实施例中，掩模260从经图案化光致抗蚀剂形成。在一些实施例中，掩模260是例如从经图案化氧化层形成的硬掩模。
作为扩散工艺的结果，镧材料从较高浓度工艺环境扩散到较低浓度的隔离区220中。扩散工艺继续进行以便增加隔离区220中镧材料的浓度，如在图7A及7B中所展示。当达到隔离区220中的镧材料的所需浓度时，扩散工艺完成。例如，当隔离区220包含贯穿深度D具有所需浓度的镧材料时，扩散工艺完成，如先前参考图3及6描述。如先前描述，在本公开的一些实施例中，隔离区220中的镧材料的浓度贯穿深度D在5％到20％的范围内。
在本公开的一些实施例中，使用离子植入工艺将镧材料添加到隔离区220。
图8是根据本公开的实施例的图2及3的场效应晶体管200的中间步骤的横截面图。沿图2及4中所展示的线A-A’截取图8的横截面。在本公开的一些实施例中，图8的中间步骤可遵循图7A及7B的中间步骤。
图8展示根据本公开的实施例的用于将材料添加到隔离区220的离子植入工艺。在离子植入工艺期间，隔离区220可经受使带电镧材料加速且植入到隔离区220中的工艺环境。
在本公开的一些实施例中，掩模260用于防止镧材料被植入在到有源区210中。遮蔽有源区210可包含在植入工艺之前形成掩模260。掩模260覆盖有源区210上方的衬底的表面。然而，隔离区220的表面仍然由掩模260暴露，使得镧材料可被植入到隔离区220的材料中。可使用光刻工艺图案化掩模层来形成掩模260，其中掩模260对应于在图案化之后剩余的掩模层的部分。在一些实施例中，掩模260从经图案化光致抗蚀剂形成。在一些实施例中，掩模260是例如从经图案化氧化层形成的硬掩模。
植入工艺继续进行，直到达到隔离区220中的镧材料的所需浓度。例如，当隔离区220包含贯穿深度D具有所需浓度的镧材料时，植入完成，如先前参考图3及6描述。如先前描述，在本公开的一些实施例中，隔离区220中的镧材料的浓度贯穿深度D在5％到20％的范围内。
尽管已经公开本公开的各种实施例，但所属领域的技术人员将理解，实施例超越具体公开的实施例而扩展到其它替代实施例及/或用途及其明显的修改及等效物。另外，基于本公开，本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还考虑，可对实施例的特定特征及方面进行各种组合或子组合，并且仍落入本公开的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代，以便形成所公开实施例的变化模式。因此，希望本公开的至少一些的范围不应受上文描述的特定公开实施例的限制。
从前述将了解，尽管为说明的目的已经在本文中描述本公开的特定实施例，但是在不偏离本公开的精神及范围的情况下可以进行各种修改。将了解，在本文的各种实施例中展示的元件可被添加、交换及/或消除，以便提供本公开的数个额外实施例。另外，如将进一步了解，图式经绘制以说明实施例的各个方面，且不一定按比例绘制。因此，本公开的范围不应限于本文描述的特定实施例中的任一者。

Claims (24)

1.一种设备，其包括：
半导体衬底中的有源区；
隔离区，其经配置以隔离所述有源区，所述隔离区包含介电材料，其中在所述介电材料中添加金属材料；及
栅极结构，其在所述有源区上且具有与所述隔离区重叠的部分，所述栅极结构包含栅极及栅极绝缘体，所述栅极绝缘体包含所述金属材料的膜且安置在所述有源区与所述栅极之间。
2.根据权利要求1所述的设备，其中所述金属材料包括镧。
3.根据权利要求1所述的设备，其中所述金属材料包含镧、镁、镝及铝中的至少一者。
4.根据权利要求1所述的设备，其中所述隔离区包含基于原子百分比浓度在5％到20％的范围内的所述金属材料。
5.根据权利要求4所述的设备，其中所述隔离区包含在距离所述隔离区的表面小于或等于50nm的深度处的所述金属材料。
6.根据权利要求1所述的设备，其中所述隔离区包括浅沟槽隔离。
7.根据权利要求1所述的设备，其中所述栅极结构的所述栅极包括包含多层材料的多层堆叠。
8.根据权利要求7所述的设备，其中所述栅极的所述多层堆叠包括多晶硅层及金属层。
9.根据权利要求1所述的设备，其中所述栅极绝缘体包括包含介电层及镧膜的多层栅极绝缘体。
10.根据权利要求9所述的设备，其中所述介电层包括氧化硅层。
11.根据权利要求10所述的设备，其中所述栅极绝缘体进一步包括氧化铪介电层。
12.根据权利要求1所述的设备，其中所述有源区包括用于n沟道晶体管的掺杂剂。
13.一种半导体装置，其包括：
多个存储器阵列区；及
所述多个存储器阵列区之间的***区，所述***区包含晶体管，所述晶体管包括：
半导体衬底中的有源区；
隔离区，其经配置以隔离所述有源区，所述隔离区包含额外金属材料；及
栅极结构，其在所述有源区上且具有与所述隔离区重叠的部分，所述栅极结构包含栅极及安置在所述有源区与所述栅极之间的栅极绝缘体，其中所述栅极绝缘体包含所述金属材料的膜。
14.根据权利要求13所述的半导体装置，其中所述金属材料包括镧。
15.根据权利要求13所述的半导体装置，其中所述隔离区包含基于原子百分比浓度在5％到20％的范围内的所述金属材料。
16.根据权利要求15所述的半导体装置，其中所述隔离区包含在距离所述隔离区的表面小于或等于50nm的深度处的所述金属材料。
17.根据权利要求13所述的半导体装置，其中所述栅极绝缘体包括氧化铪介电层。
18.一种方法，其包括：
在半导体衬底中形成有源区；
在所述半导体衬底中形成环绕所述有源区的隔离区；
使用制造工艺将金属材料添加到所述隔离区；以及
形成在所述有源区上且具有与所述隔离区重叠的部分的栅极结构，所述栅极结构包含栅极及安置在所述栅极与所述有源区之间的栅极绝缘体，所述栅极绝缘体包含所述金属材料的膜。
19.根据权利要求18所述的方法，其中将所述金属材料添加到所述隔离区包括遮蔽暴露所述隔离区的表面的所述有源区。
20.根据权利要求18所述的方法，其中将所述金属材料添加到所述隔离区包括用固相扩散工艺来添加所述金属材料。
21.根据权利要求18所述的方法，其中将所述金属材料添加到所述隔离区包括用离子植入工艺来添加所述金属材料。
22.根据权利要求18所述的方法，其中将所述金属材料添加到所述隔离区包括添加所述金属材料以使其在所述隔离区中具有基于原子百分比的在5％到20％的范围内的浓度。
23.根据权利要求18所述的方法，其中将所述金属材料添加到所述隔离区包括在距离所述隔离区的表面小于或等于50nm的深度处将所述金属材料添加到所述隔离区。
24.根据权利要求18所述的方法，其中将所述金属材料添加到所述隔离区包括将镧添加到所述隔离区，且其中所述栅极结构的所述栅极绝缘体包含镧。
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