CN117316995A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN117316995A
CN117316995A CN202310543092.7A CN202310543092A CN117316995A CN 117316995 A CN117316995 A CN 117316995A CN 202310543092 A CN202310543092 A CN 202310543092A CN 117316995 A CN117316995 A CN 117316995A
Authority
CN
China
Prior art keywords
region
trench
emitter electrode
gate electrode
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310543092.7A
Other languages
English (en)
Inventor
波冈诚悟
松浦仁
黑田亮太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN117316995A publication Critical patent/CN117316995A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本公开涉及一种半导体器件及其制造方法，其中半导体器件包括：位于有源单元区域的一端和无源单元区域之间的边界处的沟槽发射极电极、位于有源单元区域的另一端和无源单元区域之间的边界处的沟槽栅极电极、连接到沟槽栅极电极的一端的端沟槽栅极电极，以及连接到沟槽发射极电极的一端的端沟槽发射极电极。在平面图中，在端沟槽栅极电极与端沟槽发射极电极之间的第二导电类型的主体区域下方，提供第一导电类型的空穴阻挡区域。有源单元区域中的主体区域和无源单元区域中的主体区域，通过端沟槽栅极电极与端沟槽发射极电极之间的主体区域相互连接。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2022年06月28日提交的日本专利申请号2022-103090的公开内容，包括说明书、附图和摘要，通过引用以其整体并入本文。
技术领域
本公开涉及半导体器件，并且例如可应用于IE(注入增强)型沟槽IGBT。
背景技术
沟槽栅极IGBT被广泛用作集电极-发射极饱和VCE(sat)较低的IGBT(绝缘栅极双极晶体管)。为了进一步促进电导调制，开发了利用IE效应的IE型沟槽栅极IGBT。
在该IE沟槽栅极IGBT中，实际上连接到发射极电极的有源单元和具有P型浮置区域的无源单元被交替布置在单元区域中。结果，空穴容易累积在半导体衬底的设备主表面侧(发射极侧)上。在该类型的IE型沟槽栅极IGBT中，无源单元区域阻止从集电极侧注入的空穴逃逸到发射极侧，使得有源单元区域和集电极侧之间的空穴的浓度增加。随着空穴的浓度增加，电子从发射极(源极)侧的注入得到促进，并且电子的浓度也增加。以该方式，IE效应带来的较高载流子密度允许电导率调制出现并且允许较低的VCE(sat)。
此外，IE型沟槽栅极IGBT包括GE-S型IGBT，GE-S型IGBT在连接到栅极电位的沟槽(G)和连接到发射极电位的沟槽(E)中具有电位不同的两个沟槽。GE-S型IGBT例如由日本未审查专利申请公开号2019-29434公开。在该GE-S型IGBT中，P型浮置区域和P型主体区域(其形成在有源单元区域中并且被提供电位)之间的隔离不能通过使用沟槽来进行物理分离，因此电隔离通过在单元端部使用高浓度N型层来执行。
发明内容
在日本未审查专利申请公开号2019-29434中公开的技术中，形成了具有上述高浓度N型层作为漏极的水平N沟道MOSFET(金属氧化物半导体场效应晶体管)。该MOSFET在下文中被简称为寄生NMOS。此外，当使用诸如PSG(磷硅酸盐玻璃)膜的含磷(P)绝缘膜作为层间绝缘膜时，作为N型杂质的磷可能渗出到寄生NMOS的沟道区域的表面。因此，寄生NMOS的有效沟道杂质浓度降低，并且在一些情况下，寄生NMOS导通(ON状态)而形成电流路径。因此，ID-VG性质劣化。
根据本说明书的描述和附图，其他目的和新颖特征将变得明显。
下面将简要描述本公开的典型部分。即，半导体器件包括：位于有源单元区域的一端与无源单元区域之间的边界处的沟槽发射极电极、位于有源单元区域的另一端与无源单元区域之间的边界处的沟槽栅极电极、连接到沟槽栅极电极的一端的端沟槽栅极电极，以及连接到沟槽发射极电极的一端的端沟槽发射极电极。
在端沟槽栅极电极和端沟槽发射极电极之间，在第二导电类型的主体区域下方提供第一导电类型的空穴阻挡区域。有源单元区域中的主体区域和无源单元区域中的主体区域通过端沟槽栅极电极与端沟槽发射极电极之间的主体区域而连接。
根据上述半导体器件，可以改善ID-VG性质。
附图说明
图1是根据一个实施例的半导体器件的俯视图。
图2是示出图1中所示的半导体器件的单元形成区域和栅极布线引出区域的平面图以及单元形成区域的截面图。
图3是图2中所示的单元形成区域的截面图。
图4是图2中所示的半导体器件的A1-A2线截面图。
图5是图2中所示的半导体器件的B1-B2线截面图。
图6是图2中所示的半导体器件的C1-C2线截面图。
图7是用于说明制造图1中所示的半导体器件的方法的截面图。
图8是用于说明制造图1中所示的半导体器件的方法的截面图。
图9是用于说明制造图1中所示的半导体器件的方法的截面图。
图10是用于说明制造图1中所示的半导体器件的方法的截面图。
图11是用于说明制造图1中所示的半导体器件的方法的截面图。
图12是根据一个比较实施例的半导体器件的截面图，该截面图对应于图2中所示的半导体器件的A1-A2线截面图。
图13是根据一个比较实施例的半导体器件的截面图，该截面图对应于图2中所示的半导体器件的B1-B2线截面图。
图14是图示由于本发明人的研究而出现弯折的ID-VG性质的图。
图15是图14的局部放大图。
具体实施方式
下面将参考附图描述实施例、修改示例和比较示例。然而，在下面的描述中，相同的组件由相同的附图标记表示，并且可以省略对其的重复描述。应当指出，为了说明的清楚，与实际实施例相比，对于相应部分的宽度、厚度、形状等，附图可以被示意性表示。此外，相应元件的尺寸关系、相应元件的比例等在多个附图中不一定一致。
将参考图1描述根据该实施例的半导体器件(半导体芯片)的配置。图1是根据一个实施例的半导体器件的俯视图。在图1中，为了便于理解，绝缘膜28(参考图3)被去除并且被透视，并且单元形成区域3的***、发射极垫9和栅极垫7由两点链线指示。图1中所示的半导体器件是GE-S型IGBT。
本实施例中的半导体器件2具有半导体衬底1s。半导体衬底1s具有用作一个主表面的上表面，并且具有背对上表面的、用作另一个主表面的背面。此外，半导体衬底1s包括作为表面的一部分的区域的单元形成区域3，并且包括作为该表面的另一部分的区域的栅极布线引出区域4。相对于单元形成区域3，栅极布线引出区域4例如被提供在半导体衬底1s的***上。
发射极电极8被提供在单元形成区域3中。发射极电极8的中心部分用作发射极垫9，以用于连接键合线等。发射极垫9由发射极电极8的一部分组成，该部分从被形成为覆盖发射极电极8的绝缘膜28(参考图3)中形成的开口28e暴露。发射极电极8例如由主要由铝组成的金属膜形成。
栅极布线5和栅极电极6被提供在栅极布线引出区域4中。例如，相对于发射极电极8，栅极布线5被提供在半导体衬底1s的***上。栅极布线5连接到栅极电极6。栅极电极6的中心部分用作栅极垫7，以用于连接键合线等。栅极垫7由栅极电极6的一部分组成，该部分从被形成为覆盖栅极电极6的绝缘膜28(参考图3)中形成的开口28g暴露。栅极布线5和栅极电极6例如由主要由铝组成的金属膜制成。
将参考图2和图3描述半导体器件2的单元形成区域的配置。图2是示出图1中所示的半导体器件的单元形成区域和栅极布线引出区域的平面图以及单元形成区域的截面图。图3是图2中所示的单元形成区域的截面图。图4是沿A1-A2线截取的图2中所示的半导体器件的截面图。图3是与图2的截面图类似的截面图。注意，为了简化理解，图2示出了图3中所示的绝缘膜28、发射极电极8和层间绝缘膜26被移除并且被透视的状态。
如图2中所示，半导体衬底1s的表面中相互交叉(优选地，相互正交)的两个方向是X方向和Y方向，并且垂直于半导体衬底1s的表面的方向(即上下方向)是Z方向。此时，如图2中所示，多个有源单元区域40a和多个无源单元区域40i被提供在单元形成区域3中。多个有源单元区域40a在Y方向上延伸，并且在平面图中在X方向上周期性地布置。换句话说，有源单元区域40a被形成为纵条状。多个无源单元区域40i在Y方向上延伸，并且在平面图中在X方向上周期性地布置。有源单元区域40a和无源单元区域40i在X方向上交替布置。单位单元区域40由有源单元区域40a中的一个有源单元区域40a、与有源单元区域40a中的该一个有源单元区域40a的一侧相邻的无源单元区域40i的一半区域，以及与有源单元区域40a中的该一个有源单元区域40a的另一侧相邻的无源单元区域40i的一半区域组成。
在本说明书中，术语“在平面图中”意指垂直于半导体衬底1s的上表面的视图。
在有源单元区域40a中，提供沟槽栅极电极14和沟槽发射极电极14e。沟槽栅极电极14和沟槽发射极电极14e在平面图中在Y方向上延伸。沟槽栅极电极14和沟槽发射极电极14e被提供在X方向上的两侧，两者之间***有P型主体区域15和N型空穴阻挡区域24。沟槽栅极电极14电连接到栅极电极6，并且沟槽发射极电极14e电连接到发射极电极8。N型空穴阻挡区域24被提供为比P型主体区域15深。
在有源单元区域40a中，多个N+型发射极区域12被提供在半导体衬底1s的上表面侧上的P型主体区域15中。P型主体区域15是P型导电类型的半导体区域，并且N+型发射极区域12是不同于P型导电类型的N型导电类型的半导体区域。在有源单元区域40a中，P型主体区域15在平面图中沿Y方向连续形成。在有源单元区域40a中，多个N+型发射极区域12沿Y方向以均匀间隔布置。该结构使得可以减小发射极宽度(S)。
在本说明书中，“半导体的导电类型是P型”的意思是“只有空穴是电荷载流子，或者电子和空穴两者可以是电荷载流子，但空穴的浓度高于电子的浓度，并且空穴是主要的电荷载流子”。此外，在本说明书中，“半导体的导电类型是N型”的意思是“只有电子是电荷载流子，或者电子和空穴两者可以是电荷载流子，但电子的浓度高于空穴的浓度，并且电子是主要的载流子”。
在无源单元区域40i中，P型主体区域15被提供在彼此相邻的沟槽栅极电极14和沟槽发射极电极14e之间。此外，P型浮置区域16被提供为比P型主体区域15深。
此外，在图2中图示的实施例中，有源单元区域40a在X方向上的宽度(Ws)比无源单元区域40i在X方向上的宽度(Wi)窄(Wa<Wi)。在这种情况下，可以增强IGBT的IE有效性。
在栅极布线引出区域4中，存在其中提供有例如P型浮置区域16以围绕单元形成区域3的部分。经由在接触槽11的下表面上暴露的部分中的P+型主体接触区域25，P型浮置区域16电连接到发射极电极8。
此外，栅极布线5被提供在栅极布线引出区域4中，并且沟槽栅极电极14从单元形成区域3的内部朝向栅极布线5延伸。在栅极布线引出区域4中，彼此相邻的两个沟槽栅极电极14的端部通过端沟槽栅极电极14g1相互连接。提供在Y方向上从端沟槽栅极电极14g1延伸的端沟槽栅极电极14g2，并且两个相邻的端沟槽栅极电极14g2的端部通过端沟槽栅极电极14g3相互连接。端沟槽栅极电极14g3在平面图中被布置在布置栅极线5的区域中。端沟槽栅极电极14g3电连接到栅极线5。
在平面图中，沟槽栅极电极14和沟槽发射极电极14e被布置在位于两个相邻有源单元区域40a之间的无源单元区域40i的两侧上。
在有源单元区域40a中，P+型半导体区域(包括图3中所示的P+型主体接触区域25和P+型闩锁防止区域23)沿Y方向连续形成。在有源单元区域40a中，作为开口的接触槽11沿Y方向连续地形成在图3中所示的P型主体区域15中。接触槽11到达布置在有源单元区域40a中的P+型主体接触区域25。
此外，在单元形成区域3中的无源单元区域40i中，端沟槽发射极电极14t1、14t2在X方向上从沟槽发射极电极14e延伸。端沟槽发射极电极14t1、14t2的端部通过端沟槽发射极电极14t3相互连接。
如图3中所示，P+型集电极区域18被提供在半导体器件2的背面的半导体区域中，并且集电极电极17被提供在P+型集电极区域18的表面上。集电极电极17由例如主要由铝组成的金属膜形成。N型场停止区域19被提供在构成半导体衬底1s的主要部分的N-型漂移区域20与P+型集电极区域18之间。
在有源单元区域40a中的N-型漂移区域20上，从底部开始依次提供N型空穴阻挡区域24、P型主体区域15和N+型发射极区域12。N+型发射极区域12仅被提供在沟槽栅极电极14侧。层间绝缘膜26形成在沟槽栅极电极14、沟槽发射极电极14e、P型主体区域15和N+型发射极区域12上。在有源单元区域40a中的层间绝缘膜26的一部分中，形成延伸到沟槽发射极电极14e和半导体衬底1s中的接触槽11。P+型主体接触区域25和P+型闩锁防止区域23从顶部依次被提供在接触槽11底部处的半导体区域中。经由接触槽11等，P型主体区域15和N+型发射极区域12连接到被提供在层间绝缘膜26上的发射极电极8。
这里，N型空穴阻挡区域24是用于防止空穴流入到从N-型漂移区域20到N+型发射极区域12的通道中的阻挡区域。N型空穴阻挡区域24的杂质浓度低于N+型发射极区域12的杂质浓度，并且高于N-型漂移区域20的杂质浓度。由于N型空穴阻挡区域24的存在，累积在无源单元区域40i中的空穴可以被有效地阻止进入有源单元区域40a的发射极通道(从N-型漂移区域20朝向P+型主体接触区域25的通道)。
另一方面，在无源单元区域40i中的N-型漂移区域20中，从底部开始依次提供P型浮置区域16和P型主体区域15。P型浮置区域16的深度大于沟槽21的深度。P型浮置区域16被分布为覆盖沟槽21的下端部分。
将参考图4至图6描述单元形成区域3的端部(与栅极布线引出区域4相邻的区域)的配置。图4是沿A1-A2线截取的图2中所示的半导体器件的截面图。图5是沿B1-B2线截取的图2中所示的半导体器件的截面图。图6是沿C1-C2线截取的图2中所示的设备的截面图。
这里，由于将浮置区域夹在中间的沟槽电极通常具有相同电位，因此可以通过利用沟槽电极围绕浮置区域来将浮置区域分离。然而，GE-S型IGBT被构造成使得P型浮置区域16被夹在具有不同电位的沟槽电极(即，沟槽栅极电极14和沟槽发射极电极14e)之间。因此，P型浮置区域16不能被沟槽电极围绕，并且需要通过在P型浮置区域16与接触槽11之间提供对空穴的阻力区域来分离P型浮置区域16。
例如，如图4中所示，在端沟槽栅极电极14g1和端沟槽发射极电极14t1之间，提供由高浓度N型层形成的N型空穴阻挡区域24a和P型主体区域15。结果，对空穴的阻力增加，并且获得在横向方向(X方向)上的空穴阻挡效果。P型浮置区域16通过抑制空穴释放而用作浮置层。P型浮置区域16被形成为覆盖端沟槽栅极电极14g1和端沟槽发射极电极14t1的沟槽底部的较深P型扩散层，使得在沟槽底部处的电场强度不增加。
更优选的是，端沟槽栅极电极14g1和端沟槽发射极电极14t1之间的间隔尽可能窄。备选地，端沟槽发射极电极14t3在Y方向上延伸的长度优选较长。结果，可以进一步增加对空穴的阻力，并且可以进一步增强分离(空穴阻挡)效果。注意，当可以通过端沟槽栅极电极14g1和端沟槽发射极电极14t1确保对空穴的阻力时，可以不提供端沟槽发射极电极14t2、14t3。
如图5中所示，N-型漂移区域20被提供在形成在有源单元区域40a中的N型空穴阻挡区域24a和N型空穴阻挡区域24之间。
如图6中所示，在沟槽栅极电极14和端沟槽发射极电极14t3之间，提供了P型浮置区域16和与P型浮置区域16接触的N型空穴阻挡区域24a。然后，在层间绝缘膜26侧处的P型浮置区域16和N型空穴阻挡区域24a上提供P型主体区域15。
如图5和图6中所示，在无源单元区域40i的P型浮置区域16上形成的P型主体区域和在有源单元区域40a上形成的P型主体区域，通过P型主体区域15连接。使P型主体区域15的厚度比P型浮置区域16的厚度和N型空穴阻挡区域24a的厚度中的每个厚度薄，以便增加对空穴的阻力。
将参考图3和图7至图11来描述制造半导体器件2的方法。图7至图11是示出图1中所示的半导体器件的制造过程的截面图。图7-图11是与图2的截面图相同截面的截面图。
首先，如图7中所示，制备由引入诸如磷的N型杂质的单晶硅半导体衬底1s制成的半导体晶片1。半导体晶片1具有作为第一主表面的上表面1a，并且具有与上表面1a相对的、作为第二主表面的背面1b。
半导体晶片1中的N型杂质的杂质浓度可以是例如大约2×1014cm-3。半导体晶片1的厚度可以是例如大约450μm至1000μm。
接下来，通过使用抗蚀剂图案作为掩模的离子注入方法，将N型杂质引入到半导体晶片1的上表面1a上的半导体衬底1s中，来形成N型空穴阻挡区域24。作为此时的离子注入条件，例如，其中离子种类为磷、剂量为大约6×1012cm-2并且注入能量为大约200keV的离子注入条件可以被例示为适当条件。
N型空穴阻挡区域24形成在有源单元区域40a中。图4中图示的N型空穴阻挡区域24a形成在有源单元区域40a与无源单元区域40i之间的边界处。N型空穴阻挡区域24a形成在与N型空穴阻挡区域24不同的区域中，但与N型空穴阻挡区域24在相同的过程中形成。虽然N型空穴阻挡区域24a由与N型空穴阻挡区域24相同过程中形成的半导体层形成，但制造过程增加，可以在与N型空穴阻挡区域24分开的过程中形成N型空穴阻挡区域24a。这里，N型空穴阻挡区域24a可以由具有N型杂质浓度的半导体层(隔离区域)形成，使得P型浮置区域16和P型主体区域15可以实质上彼此分离。此外，虽然隔离功能减少，但N型空穴阻挡区域24a可以用N-型漂移区域20(1S)代替。
接下来，通过使用抗蚀剂图案作为掩模的离子注入方法，将P型杂质引入到半导体晶片1的上表面1a上的半导体衬底1s中，来形成P型浮置区域16。作为此时的离子注入条件，例如，其中离子种类为硼、剂量为大约3.5×1013cm-2并且注入能量为大约75keV的离子注入条件可以被例示为适当条件。
P型浮置区域16形成在无源单元区域40i中。例如，当P型浮置区域16形成在单元形成区域3中时，P型浮置区域16也形成在栅极布线引出区域4中(参考图2)。
接下来，如图8中所示，使用由例如氧化硅膜制成的硬掩模，通过各向异性干法蚀刻形成沟槽21和21e。作为各向异性干法蚀刻气体，例如，Cl2/O2气体可以被例示为适当的气体。
接下来，如图9中所示，对P型浮置区域16和N型空穴阻挡区域24执行拉伸扩散(例如，在1200℃下，大约30分钟)。此时，P型浮置区域16延伸，使得P型浮置区域16在背面1b侧处的端部被布置在沟槽21和21e在Z方向上的端部处。
接下来，例如通过热氧化方法，在半导体晶片1的表面1a上和沟槽21和21e中的每个沟槽的内壁上形成由例如氧化硅膜制成的栅极绝缘膜22。栅极绝缘膜22的厚度是例如大约0.12μm。
通过拉伸扩散，P型浮置区域16形成在沟槽21和相邻沟槽21e外部。优选地，P型浮置区域16与形成在沟槽21的内壁上的栅极绝缘膜22和形成在沟槽21e的内壁上的栅极绝缘膜22接触。
N型空穴阻挡区域24形成在沟槽21和沟槽21e之间。优选地，形成在沟槽21与沟槽21e之间的N型空穴阻挡区域24，与形成在沟槽21的内壁上的栅极绝缘膜22和形成在沟槽21e内壁上的栅极绝缘膜22接触。
此外，在N型半导体晶片1中，其中未形成P型浮置区域16和N型空穴阻挡区域24的区域在拉伸扩散期间变为N-型漂移区域20。
在沟槽21和沟槽21e之间，N型空穴阻挡区域24的N型杂质浓度高于N-型漂移区域20的杂质浓度，并且低于稍后描述的N+型发射极区域12的杂质浓度。
接下来，例如通过CVD(化学气相沉积)方法，在半导体晶片1的上表面1a上并且在沟槽21和21e的内部形成导电膜27，导电膜27由掺杂磷的多晶硅(掺杂多晶硅)膜形成。导电膜27的厚度是例如大约0.5μm至1.5μm。
接下来，如图10中所示，例如通过干法蚀刻方法回蚀刻导电膜27。结果，形成由经由栅极绝缘膜22埋入在沟槽21中的导电膜27制成的沟槽栅极电极14，栅极绝缘膜22***在导电膜27和沟槽21之间。此外，还形成由经由栅极绝缘膜22埋入在沟槽21e中的导电膜27制成的沟槽发射极电极14e，栅极绝缘膜22***在导电膜27和沟槽21e之间。作为蚀刻气体，例如SF6气体等可以被例示为适当的气体。
接下来，例如通过干法蚀刻方法，去除栅极绝缘膜22在沟槽21和21e内部以外的部分。
接下来，例如通过热氧化方法或CVD方法，在半导体晶片1的表面1a上形成用于后续离子注入的、由相对较薄的氧化硅膜制成的绝缘膜22a。绝缘膜22a被形成为具有例如大约几nm～20nm的厚度，并且被用作离子注入的贯通膜，并且也被称为离子注入贯通绝缘膜。
接下来，通过使用抗蚀剂图案作为掩模的离子注入方法，将P型杂质引入到单元形成区域3的整个表面和其他必要部分中，来形成P型主体区域15。
具体地，在沟槽21和沟槽21e之间，P型主体区域15被形成，以与形成在沟槽21的内壁和沟槽21e的内壁上的栅极绝缘膜22接触。P型主体区域15形成在N型空穴阻挡区域24上。在无源单元区域40i中，P型主体区域15形成在P型浮置区域16上。P型主体区域15形成在N型空穴阻挡区域24a上。
作为此时的离子注入条件，例如，其中离子种类为硼、剂量为大约3×1013cm-2并且注入能量为大约75keV的离子注入条件可以被例示为适当条件。尽管形成在无源单元区域40i中的N型空穴阻挡区域24a上的P型主体区域15，由在与形成在有源单元区域40a中的P型主体区域15相同的过程中的半导体层形成，制造过程增加，但是可以在与形成在有源单元区域40a中的P型主体区域15分开的过程中，形成无源单元区域40i中的P型主体区域15。在该情况下，作为形成在N型空穴阻挡区域24a上的P型主体区域15的备选，可以使用以下半导体区域：具有P型杂质浓度，使得不形成寄生NMOS的上述漏极区域。
此外，通过使用抗蚀剂图案作为掩模的离子注入方法，将N型杂质引入到有源单元区域40a中的P型主体区域15的上层部分中，来形成N+型发射极区域12。
作为此时的离子注入条件，例如，其中离子种类为砷、剂量为大约5×1015cm-2并且注入能量为大约80keV的离子注入条件可以被例示为适当条件。
接下来，如图10中所示，例如通过CVD方法，在半导体晶片1的上表面1a上形成例如由PSG膜制成的层间绝缘膜26。例如，层间绝缘膜26形成在有源单元区域40a和无源单元区域40i中的每个区域中，以经由绝缘膜22a覆盖P型主体区域15。层间绝缘膜26的厚度是例如大约0.6μm。作为层间绝缘膜26的材料，除了PSG膜之外，BPSG(硼磷硅酸盐玻璃)膜、NSG(非掺杂硅酸盐玻璃)膜、SOG(旋涂玻璃)膜或其复合膜可以被例示为适当的材料。
接下来，如图11中所示，使用抗蚀剂图案作为掩模，通过各向异性干法蚀刻，在层间绝缘膜26中形成接触槽11。作为用于各向异性干法蚀刻的气体，例如，由Ar气体、CHF3气体和CF4气体组成的混合气体可以被例示为适当的气体。随后，通过各向异性干法蚀刻方法，将接触槽11延伸到半导体晶片1中。结果，在有源单元区域40a中，接触槽11贯穿层间绝缘膜26，并且被形成为到达P型主体区域15和沟槽21e的中间的开口。在有源单元区域40a中，接触槽11在平面图中沿Y方向连续形成。作为各向异性干法蚀刻气体，例如，Cl2/O2气体可以被例示为适当的气体。
接下来，例如，通过P型杂质穿过接触槽11的离子注入方法，形成P+型主体接触区域25。作为此时的离子注入条件，例如，离子种类为硼、剂量为大约5×1015cm-2并且注入能量为大约80keV可以被例示为适当条件。例如，当P+型主体接触区域25形成在单元形成区域3中时，P+型主体接触区域25p形成在栅极布线引出区域4中(参考图2)。
接下来，例如，通过P型杂质穿过接触槽11的离子注入方法，形成P+型闩锁防止区域23。作为此时的离子注入条件，例如，离子种类为硼、剂量为大约1×1015cm-2并且注入能量为大约100keV可以被例示为适当条件。P+型主体接触区域25的P型杂质浓度高于P+型闩锁防止区域23的P型杂质浓度。
在有源单元区域40a中，P+型主体接触区域25和P+型闩锁防止区域23形成在P型主体区域15的暴露于接触槽11中的部分中。在有源单元区域40a中，P+型主体接触区域25和P+型闩锁防止区域23在平面图中沿Y方向连续形成。
即，与P型主体区域15接触的P+型主体接触区域25和P+型闩锁防止区域23形成在位于沟槽21和沟槽21e之间的部分中。在有源单元区域40a中，P+型主体接触区域25和P+型闩锁防止区域23中的每一者的P型杂质浓度高于P型主体区域15的P型杂质浓度。
接下来，如图3中所示，形成发射极电极8。具体地，例如，发射极电极8的处理通过以下程序来执行。首先，例如通过溅射方法在半导体晶片1的上表面1a上形成钛钨膜作为阻挡金属膜。钛钨膜的厚度例如为大约0.2μm。
接下来，例如，在氮气氛围中，在大约600℃下执行大约10分钟的硅化物退火。此后，例如通过溅射方法在阻挡金属膜的整个表面上形成铝基金属膜(例如，百分之几的硅添加，其余为铝)，以填充接触槽11。铝基金属膜的厚度例如为大约5μm。
接下来，通过使用抗蚀剂图案作为掩模的干法蚀刻方法，形成由铝基金属膜和阻挡金属膜制成的发射极电极8。作为干法蚀刻气体，例如，Cl2/BCl3气体等可以被例示为适当的气体。
结果，在有源单元区域40a中，在接触槽11的内部上并且在层间绝缘膜26上形成发射极电极8。
发射极电极8电连接到形成在有源单元区域40a中的多个N+型发射极区域12、多个P+型主体接触区域25和P+型闩锁防止区域23。
当形成发射极电极8时，可以形成电连接到沟槽栅极电极14的栅极电极6(见图1)。当发射极电极8形成在单元形成区域3中时，栅极布线5和栅极电极6可以形成在栅极布线引出区域4中(见图1)。
接下来，在发射极电极8上形成作为钝化膜的绝缘膜28，绝缘膜28例如由包含聚酰亚胺作为主要组分的有机膜制成。绝缘膜28的厚度例如为大约2.5μm。
接下来，通过使用抗蚀剂图案作为掩模的干法蚀刻方法，对绝缘膜28进行图案化，以形成贯通绝缘膜28并且到达发射极电极8的开口28e(见图1)。然后，由发射极电极8的从开口28e暴露的部分形成发射极垫9(参考图1)。
当绝缘膜28形成在单元形成区域3中的发射极电极8上时，绝缘膜28也形成在栅极布线引出区域4中的栅极电极6上(参考图1)。当开口28e形成在单元形成区域3中时，贯穿绝缘膜28并且到达栅极电极6的开口28g形成在栅极布线引出区域4中。继而，栅极垫7由栅极电极6的从开口28g暴露的部分形成(见图1)。
接下来，使半导体晶片1的背面1b经受背面研磨处理，由此，根据需要，将例如大约800μm的厚度减薄到例如大约30μm至200μm。例如，当半导体器件的击穿电压需要大约600V时，半导体晶片1的最终厚度为大约70μm。此外，根据需要，也执行用于去除背面1b的损伤的化学蚀刻等。
接下来，例如通过离子注入方法，将N型杂质引入到半导体晶片1的背面1b中，来形成N型场停止区域19。作为此时的离子注入条件，例如，离子种类为磷、剂量为大约7×1012cm-2并且注入能量为大约350keV可以被例示为适当条件。此后，根据需要，在半导体晶片1的背面1b上执行激光退火等，以激活引入了杂质的层。
接下来，例如通过离子注入方法，将P型杂质引入到半导体晶片1的背面1b中，来形成P+型集电极区域18。作为此时的离子注入条件，例如，离子种类为硼、剂量为大约1×1013cm-2并且注入能量为大约40keV可以被例示为适当条件。此后，根据需要，在半导体晶片1的背面1b上执行激光退火等，以激活引入了杂质的层。
接下来，例如通过溅射方法，在半导体晶片1的背面1b上形成电连接到P+型集电极区域18的集电极电极17。此后，根据需要，半导体晶片1通过切割等被分割成芯片区域，并且被密封在封装内，从而基本完成半导体器件2。
这里，为了更具体地例示设备结构，示出了设备的每个部分的主要尺寸的示例(参考图2和图3)。即，有源单元区域的宽度(Ws)为大约0.8μm至0.9μm，并且无源单元区域的宽度(Wi)为大约3.3μm。有源单元区域的宽度(Ws)优选比无源单元区域的宽度(Wi)窄，并且Wi/Ws特别优选在例如2至3的范围内。接触宽度为大约0.3μm，沟槽宽度为大约0.4μm至0.5μm，并且沟槽深度为大约3μm。N+型发射极区域12的深度为大约250nm，P型主体区域15(沟道区域)的深度为大约0.8μm，并且P+型闩锁防止区域23的深度为大约1.4μm。P型浮置区域16的深度为大约4.5μm，N型场停止区域19的厚度为大约1.5μm，P+型集电极区域的厚度为大约0.5μm，并且半导体衬底1s的厚度为大约70μm。这里，半导体衬底1s的厚度显示出大约600伏特的示例性击穿电压。半导体衬底1s的厚度很大程度上取决于所需的击穿电压。因此，1200伏特的耐压例如为大约120μm，并且400伏特的耐压例如为大约40μm。注意，这些数值仅是示例。
本实施例的效果将参考图12至图14进行描述。图12是根据比较实施例的半导体器件的截面图，并且对应于图2中所示的半导体器件的A1-A2线。图13是根据比较实施例的半导体器件的截面图，并且对应于图2中所示的半导体器件的B1-B2线。图14是图示其中出现弯折的ID-VG性质的图。
如图12中所示，在比较示例的半导体器件中，端沟槽栅极电极14g1和端沟槽发射极电极14t1之间的空穴阻挡区域24a由与N型空穴阻挡区域24相同的高浓度N型层形成。高浓度N型层通过利用抗蚀剂图案进行掩蔽而形成，使得当通过离子注入方法形成P型主体区域15时，P型杂质不被引入到端沟槽栅极电极14g1和端沟槽发射极电极14t1之间。结果，对空穴的阻力增加并且在横向方向(X方向)上获得了空穴阻挡效果，并且P型浮置区域16被分离。
但是，在比较示例中的半导体器件的结构中，如图13中所示，形成了寄生NMOS。寄生NMOS由P型主体区域15上的发射极区域12作为源极区域和高浓度N型层的空穴阻挡区域24a作为漏极区域组成。当使用含磷绝缘膜(诸如PSG膜)作为形成在P型主体区域15和发射极电极8之间的层间绝缘膜26时，作为N型杂质的磷可能在P型主体区域15上渗出。虽然在层间绝缘膜26和P型主体区域15之间存在绝缘膜22a，但是由于绝缘膜22a较薄(大约几nm～20nm)，特别地，沟槽栅极电极14的肩部具有薄绝缘膜22a，使得磷渗出到P型主体区域15中。因此，寄生NMOS的有效沟道杂质浓度减小，并且寄生NMOS导通(ON状态)，使得在发射极区域12、P型主体区域15、高浓度N型层和半导体衬底20中形成由虚线箭头指示的电流路径。因此，在栅极电压(VG)低于阈值的电压下，电流流动。
正常电流路径是从半导体衬底1s(N-型漂移区域20)，经由N型空穴阻挡区域24、P型主体区域15和发射极区域12，到发射极电极8的路径。由于P型主体区域15确保了适当的Vth，所以电流(ID)在某个栅极电压(VG)下急剧线性上升，如由图14中的箭头A指示的。当电流在正常路径以外的寄生NMOS中流动时，在ID-VG性质中产生弯折，如由图14中箭头K指示的。这里，弯折是ID-VG特性中的一种现象，其中低阈值晶体管(诸如寄生NMOS)首先被导通，使得波形不会变为线性，并且波形看起来具有两个以上的阶段。注意，图14中的箭头K通过作为示例性实验数据的三条线(短点线、长点线和实线)，来指示弯折的出现状态。图15示出了图14中所示的栅极电压(VG)是0V到2V的区域的放大图。
在本实施例中，形成在无源单元区域40i的P型浮置区域16上的P型主体区域15与形成在有源单元区域40a中的P型主体区域15没有被空穴阻挡区域24a完全电分离。即，在本实施例中，如图6和图7中所示，形成在无源单元区域40i和有源单元区域40a两者中的P型主体区域15，通过对空穴具有高阻力的P型主体区域15连接。因此，由于没有形成寄生NMOS，因此可以抑制ID-VG性质中的弯折波形的产生。此外，高阻力的P型主体区域15可以减少空穴从P型浮置区域16的抽取，使得可以维持IE效应并且可以维持低VCE(sat)。
下面将描述代表性修改示例。在修改示例的以下描述中，与上述实施例中相同的附图标记可以用于具有与上述实施例中描述的那些相同的配置和功能的部分。在技术不一致的范围内，可以适当地包含对上述实施例的描述。此外，在技术上不矛盾的范围内，上述实施例中的一些或全部内容以及修改示例的全部或一些内容可以适当地以组合的方式被应用。
在实施例中，已经描述了其中没有形成寄生NMOS的结构，还描述其中形成图12和图13中所示的寄生MOS的结构，层间绝缘膜26可以是堆叠的PSG/NSG以抑制磷的渗出。NSG膜优选具有例如大约100nm的厚度。
因此，可以抑制寄生NMOS的导通。此外，由于可以将P型浮置区域16和P+型主体接触区域25完全相互电分离，所以与实施例中相比，可以降低VCE(sat)。
在实施例中，P型浮置区域16和P+型主体接触区域25没有完全相互电隔离。然而，当每个单位单元的P型浮置区域16的面积较大时，即使从单元端部稍微拉出空穴，对整个芯片的影响也非常小。另一方面，在每个单位单元的P型浮置区域16的面积较小的情况下，如果从单元端部稍微拉出空穴，则对整个芯片的影响变大。例如，在包含用于感测的IGBT的IGBT中，用于感测的IGBT是芯片的尺寸的大约1/1000。因此，存在以下担忧：感测IGBT可能对从单元端部稍微提取出空穴具有较大影响。当需要采取这种措施时，本修改有效。
虽然已经基于实施例和修改具体描述了由发明人做出的本公开，但是本公开不限于上述实施例和修改，并且不用说，在不背离其要旨的情况下，可以对本公开进行各种修改。

Claims (8)

1.一种半导体器件，包括：
半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
第一导电类型的漂移区域，形成在所述半导体衬底中；以及
单元区域，形成在所述半导体衬底的所述第一主表面上，
所述单元区域包括：
有源单元区域，被提供在从所述第一主表面朝向所述漂移区域的所述半导体衬底中，
沟槽栅极电极和沟槽发射极电极，形成在一对沟槽中，所述一对沟槽形成在所述第一主表面的表面上，以在第一方向上延伸并且在平面图中将所述有源单元区域夹在中间，
与所述第一导电类型相反的第二导电类型的主体区域，形成在所述漂移区域在所述第一主表面的一侧的表面区域中，
无源单元区域，被提供在在所述有源单元区域的两侧处的所述半导体衬底中，以在平面图中将所述有源单元区域夹在中间并且与所述沟槽栅极电极和所述沟槽发射极电极相邻，
所述第一导电类型的发射极区域，被提供在所述有源单元区域中，并且形成在所述主体区域在所述第一主表面的所述一侧处的表面区域中；
接触孔，与所述沟槽发射极电极、所述发射极区域和所述主体区域接触；
所述第一导电类型的第一空穴阻挡区域，形成在所述有源单元区域中的所述主体区域下方的所述漂移区域中，并且具有高于所述漂移区域且低于所述发射极区域的杂质浓度；
所述第二导电类型的浮置区域，形成在所述无源单元区域中的所述主体区域下方；
端沟槽栅极电极，连接到所述沟槽栅极电极的一端，并且在平面图中在不同于所述第一方向的第二方向上延伸，并且形成在所述第一主表面的所述表面中；以及
端沟槽发射极电极，连接到所述沟槽发射极电极的一端，并且在平面图中在所述第二方向上延伸，并且形成在所述无源单元区域中的所述第一主表面上的所述表面区域中，
其中所述第一导电类型的第二空穴阻挡区域在平面图中形成在所述端沟槽栅极电极与所述端沟槽发射极电极之间的所述主体区域下方的所述漂移区域中，并且具有高于所述漂移区域且低于所述发射极区域的杂质浓度，并且
其中所述有源单元区域中的所述主体区域和所述无源单元区域中的所述主体区域，通过所述端沟槽栅极电极与所述端沟槽发射极电极之间的所述主体区域而连接。
2.根据权利要求1所述的半导体器件，还包括在所述无源单元区域中的所述第一主表面上的所述表面区域中提供的沟槽内的第二端沟槽发射极电极和第三端沟槽发射极电极，
其中所述端沟槽发射极电极的另一端连接到所述第三端沟槽发射极电极的一端，
其中所述第三端沟槽发射极电极在平面图中在所述第一方向上延伸，并且所述第三端沟槽发射极电极的另一端连接到所述第二端沟槽发射极电极的一端，
其中所述第二端沟槽发射极电极在平面图中在所述第二方向上延伸，并且所述第二端沟槽发射极电极的另一端连接到所述沟槽发射极电极。
3.根据权利要求2所述的半导体器件，还包括第二沟槽栅极电极，所述第二沟槽栅极电极在与所述无源单元区域相邻的并且被提供在所述第一主表面的所述表面区域中的沟槽内，并且在平面图中在所述第一方向上延伸；
其中所述第二空穴阻挡区域在所述第二沟槽栅极电极与所述第三端沟槽发射极电极之间的区域中的所述主体区域的下部和所述漂移区域的上部延伸，并且
其中所述浮置区域在所述主体区域的所述下部和所述漂移区域的所述上部延伸，并且与所述第二空穴阻挡区域相邻。
4.根据权利要求1所述的半导体器件，其中所述第二空穴阻挡区域通过所述漂移区域与所述第一空穴阻挡区域间隔开。
5.一种半导体器件，包括：
半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
第一导电类型的漂移区域，形成在所述半导体衬底中；以及
单元区域，形成在所述半导体衬底的所述第一主表面上，
所述单元区域包括：
有源单元区域，被提供在从所述第一主表面朝向所述漂移区域的所述半导体衬底中，
沟槽栅极电极和沟槽发射极电极，形成在一对沟槽中，所述一对沟槽形成在所述第一主表面的表面上，以在第一方向上延伸并且在平面图中将所述有源单元区域夹在中间，
与所述第一导电类型相反的第二导电类型的主体区域，形成在所述漂移区域在所述第一主表面的一侧的表面区域中，
无源单元区域，被提供在在所述有源单元区域的两侧处的所述半导体衬底中，以在平面图中将所述有源单元区域夹在中间并且与所述沟槽栅极电极和所述沟槽发射极电极相邻，
所述第一导电类型的发射极区域，被提供在所述有源单元区域中，并且形成在所述主体区域在所述第一主表面的所述一侧处的表面区域中；
接触孔，与所述沟槽发射极电极、所述发射极区域和所述主体区域接触；
所述第一导电类型的第一空穴阻挡区域，形成在所述有源单元区域中的所述主体区域下方的所述漂移区域中，并且具有高于所述漂移区域且低于所述发射极区域的杂质浓度；
所述第二导电类型的浮置区域，形成在所述无源单元区域中的所述主体区域下方；
端沟槽栅极电极，连接到所述沟槽栅极电极的一端，并且在平面图中在不同于所述第一方向的第二方向上延伸，并且形成在所述第一主表面的所述表面中；以及
端沟槽发射极电极，连接到所述沟槽发射极电极的一端，并且在平面图中在所述第二方向上延伸，并且形成在所述无源单元区域中的所述第一主表面上的所述表面区域中，
其中在平面图中，在所述端沟槽栅极电极与所述端沟槽发射极电极之间提供所述第一导电类型的隔离区域，以用于将所述主体区域和所述浮置区域分离，并且
其中在所述隔离区域的表面区域中还提供所述第二导电类型的半导体区域，以将所述主体区域和所述浮置区域连接。
6.根据权利要求5所述的半导体器件，其中所述第二导电类型的所述半导体区域由与所述主体区域相同层的半导体层形成。
7.根据权利要求6所述的半导体器件，其中所述第一导电类型的所述隔离区域由与所述第一导电类型的所述第一空穴阻挡区域相同层的半导体层形成。
8.一种制造半导体器件的方法，所述半导体器件具有：
沟槽发射极电极，在平面图中在第一方向上延伸，并且位于有源单元区域的一端与第一无源单元区域之间的边界处；
沟槽栅极电极，在平面图中在所述第一方向上延伸，并且位于所述有源单元区域的另一端与第二无源单元区域之间的边界处；
端沟槽栅极电极，连接到所述沟槽栅极电极的一端，并且在平面图中在不同于所述第一方向的第二方向上延伸；以及
端沟槽发射极电极，连接到所述第一无源单元区域中的所述沟槽发射极电极的一端，并且在平面图中在所述第二方向上延伸，
所述方法包括以下步骤：
在具有第一表面的第一导电类型的半导体衬底中限定彼此相邻的第一区域和第二区域；
经由第一绝缘膜，在从所述第一区域中的所述半导体衬底的所述第一表面到达第一深度的第一沟槽中，形成所述沟槽栅极电极和所述端沟槽栅极电极；
经由第二绝缘膜，在从所述第一区域中的所述半导体衬底的所述第一表面到达所述第一深度的第二沟槽中，形成所述沟槽发射极电极和所述端沟槽发射极电极，所述第二沟槽与所述第一沟槽间隔开；
通过将第一导电类型的杂质引入到位于所述第一区域中的所述半导体衬底中，来形成空穴阻挡区域；
通过将第二导电类型的杂质引入到位于所述第二区域中的所述半导体衬底中，来形成浮置区域；
形成从所述第一表面到所述半导体衬底的第二深度的所述第一导电类型的第一半导体区域，所述第一半导体区域位于所述沟槽栅极电极与所述沟槽发射极电极之间的所述第一区域中；
在位于所述沟槽栅极电极与所述沟槽发射极电极之间的所述第一区域中以及位于所述端沟槽栅极电极与所述端沟槽发射极电极之间的所述第二区域中的所述半导体衬底中，形成所述第二导电类型的第二半导体区域，使得所述第二半导体区域比所述第二深度深且比所述第一深度浅；
在所述沟槽发射极电极、所述第一半导体区域和所述第二半导体区域中形成开口；以及
在所述开口中形成电连接到所述沟槽发射极电极、所述第一半导体区域和所述第二半导体区域的接触部分。
CN202310543092.7A 2022-06-28 2023-05-15 半导体器件及其制造方法 Pending CN117316995A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-103090 2022-06-28
JP2022103090A JP2024003808A (ja) 2022-06-28 2022-06-28 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN117316995A true CN117316995A (zh) 2023-12-29

Family

ID=89075502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310543092.7A Pending CN117316995A (zh) 2022-06-28 2023-05-15 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US20230420550A1 (zh)
JP (1) JP2024003808A (zh)
CN (1) CN117316995A (zh)
DE (1) DE102023116759A1 (zh)
TW (1) TW202401533A (zh)

Also Published As

Publication number Publication date
TW202401533A (zh) 2024-01-01
JP2024003808A (ja) 2024-01-16
DE102023116759A1 (de) 2023-12-28
US20230420550A1 (en) 2023-12-28

Similar Documents

Publication Publication Date Title
CN106252396B (zh) 半导体器件及其制造方法
KR101128716B1 (ko) 반도체 장치
US10825923B2 (en) Semiconductor device
US10186609B2 (en) Semiconductor device, RC-IGBT, and method of manufacturing semiconductor device
US9917184B2 (en) Semiconductor component that includes a clamping structure and method of manufacturing the semiconductor component
JP2024073632A (ja) 半導体装置
CN106409894B (zh) 半导体器件及其制造方法
JP6668798B2 (ja) 半導体装置
JPWO2016175152A1 (ja) 半導体装置および半導体装置の製造方法
JP2017045776A (ja) 半導体装置およびその製造方法
JP5687582B2 (ja) 半導体素子およびその製造方法
US11342450B2 (en) Semiconductor device having injection enhanced type insulated gate bipolar transistor with trench emitter and method of manufacturing the same
JP2019012762A (ja) 半導体装置及びその製造方法
CN105637644A (zh) 碳化硅半导体装置，碳化硅半导体装置的制造方法以及碳化硅半导体装置的设计方法
JP2020191441A (ja) 超接合半導体装置および超接合半導体装置の製造方法
JP2011243915A (ja) 半導体装置及びその製造方法
JP2023139265A (ja) 半導体装置
JP7090073B2 (ja) 半導体装置
WO2017168735A1 (ja) パワー半導体装置及びパワー半導体装置の製造方法
CN117316995A (zh) 半导体器件及其制造方法
KR20120004954A (ko) 반도체 장치
JP5309427B2 (ja) 半導体装置
US20240213357A1 (en) Semiconductor device and method of manufacturing the same
US20240088275A1 (en) Semiconductor device and method of manufacturing the same
WO2023127255A1 (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication