CN1172337C - 芯片型多联电子器件 - Google Patents

Abstract

一种芯片型多联电子器件，在叠层薄片而成的单元体10中内藏四个电容器等电子元件，在单元体10的表面上配设了外部电极13a、13b。是位于内侧的外部电极13b的宽度b被设定为宽于位于两端的外部电极13a的宽度a。使之与在电镀时使用的导电性媒体之间的接触概率增大。该芯片型多联电子器件可改正外部电极的镀层厚度的不均，特别是可防止被配设在内侧的外部电极的镀层厚度变薄并消除往基板的安装不良问题。

Description

芯片型多联电子器件

技术领域

本发明涉及一种芯片型多联电子器件、特别是一种在陶瓷制的单元体中内藏了多个电容、电感、电阻等电子元件的芯片型多联电子器件。

背景技术

以往，如图4所示，在由叠层薄片组成的单元体1上设置内部电极构成多个电容、电感、电阻等电子元件(在图4中未表示，但内藏有4个元件)，有各种各样的在单元体1的表面上以一定间隔形成与各元件导电连接的外部电极2的芯片型多联电子器件。

单元体1是由电介体、磁性体、非磁性体或绝缘体的陶瓷薄片叠层而成的。外部电极2是由在涂抹或复制了导电胶后在烘烤了的基底层上电镀了Cu、Ni、Sn等镀层组成。各电极2的宽度a、b相同。

但是，在图4所示的以往的芯片型多联电子器件中，在形成外部电极2的镀层时，如图5所示，把形成了基底层后的单元体1和钢球等导电性媒体3放入电镀装置(未图示)并混合，通过媒体3进行电镀。

但是，媒体3的直径相对较大，因此，与两端的电极2相比，内侧的电极2与媒体3之间的接触性更差，内侧的电极2的镀层厚度总是相对较薄，焊锡的焊接性变差，从而导致安装不良的问题。特别是近年来，随着电子线路的小型化，也要求电子器件小型化，外部电极2的配设间隔变小。于是，为了防止电极2的短路、抑制电镀层的生长，倾向于抑制电镀时间和电流密度，使镀层厚度整体变薄。在这样的倾向下，内侧的电极2的镀层厚度变薄的问题更加显著。

发明内容

本发明的目的在于提供可以改正外部电极的镀层厚度不均，特别是可以防止被配设在内侧的外部电极的镀层厚度变薄并消除往基板的安装不良问题的芯片型多联电子器件。

为了达到以上目的，本发明的特征在于在具备有由叠层薄片组成的单元体、内藏于该单元体中的3个以上的电子元件和连接在该电子元件上且被排列在上述单元体的表面上的外部电极的芯片型多联电子器件中，位于排列方向两端以内的内侧上的外部电极的宽度比位于两端的外部电极的宽度宽。

外部电极是在基底层上形成电镀层而成的。在形成此电镀层时，位于内侧的外部电极的宽度比位于两端的外部电极的宽度宽，因此，位于内侧的外部电极与导电性媒体之间的接触概率增大，从而几乎与位于两端的外部电极的接触概率相同。因此，可以防止位于两端及内侧的外部电极的镀层厚度之不整齐。

附图说明

下面对附图进行简单说明。

图1为表示本发明的一实施例的芯片型多联电容器的外观的立体图。

图2为把上述电容器的薄片分解后的状态的立体图。

图3为表示安装上述电容器的基板的连接盘的俯视图。

图4为表示以往的芯片型多联电子器件的外观的立体图。

图5为表示上述电子器件和电镀时使用的媒体之间的关系的说明图。

图中，10：陶瓷制的单元体，11：陶瓷薄片，12：内部电极，13a、13b：外部电极，a、b：电极宽度。

具体实施方式

下面，参照附图对与本发明相关的芯片型多联电子器件的实施例进行说明。

图1为表示本发明的一实施例的芯片型多联电容器的外观的立体图。还有，图2表示其分解状态。

在图1、2中，在由介电体组成的陶瓷薄片11上形成规定形状的内部电极12，把这些薄片11和上下由相同的材料构成的多片保护用薄片11重叠、干燥并烧结后切出图1、2所示的1个个单元，从而形成芯片型多联电容器。借助于上下重叠的内部电极12形成4联的电容器阵列。

在叠层薄片11而成的单元体10的表面上与各电容元件对应着形成有4对外部电极13a、13b。首先，这些外部电极13a、13b作为基底层在涂抹或复制了Ag、Ag-Pd、Cu等导电胶后进行烘烤，然后，用众所周知的滚镀法等电镀Cu、Ni、Sn等并形成电镀层。

在本实施例中的特征是位于内侧的外部电极13b的宽度b被设定为宽于位于两端的外部电极13a的宽度a。

通常，滚镀法所使用的导电性媒体的直径比外部电极的间隔还要大，往位于内侧的外部电极13b的接触概率总是低，但如本实施例那样，通过加宽位于内侧的外部电极13b的宽度b可以提高到几乎与位于两端的外部电极13a相同的接触概率。

因此，在本实施例中，可以在位于内侧的电极13b的镀层厚度与位于两端的外部电极13a的镀层厚度几乎相同的条件下成膜，在往基板安装时的连接不良等问题可以消除。

在尺寸上顺便举一例说明，单元体10的大小为长2.0mm、宽1.0mm、高0.5mm，外部电极13a的宽度a为0.23mm，外部电极13b的宽度b为0.25mm，电极间隔为0.5mm。还有，滚镀法所使用的导电性媒体的直径为0.8mm。

另一方面，如图3所示，有可能在装有芯片型多联电子器件的基板20上形成有与两端的电极13a对应的连接盘21a，该连接盘比与内侧的电极13b对应的连接盘21b大。在使用这样的基板20的情况下，与连接盘21a相比，连接盘21b其焊锡量减少。但是，在本实施例中，与连接盘21b对应的外部电极13b的宽度被加大设定，因此，可以确保与焊锡量少的连接盘21b之间的焊接性。

另外的实施例

还有，与本实施例相关的芯片型多联电子器件并不限于上述实施例，在其要旨的范围内可以进行各种各样的变更。

特别是作为电子元件除了上述电容器之外还可以有电感和电阻等各种各样的元件，陶瓷薄片的材料除了电介体之外也可以根据元件的种类使用磁性体、绝缘体等各种各样的材料。还有，对于外部电极也可以采用除上述实施例所说明的之外的材料和方法，也可以是3层构造。

由以上的说明可知，根据本发明，加宽了位于除两端之外的内侧上的外部电极的宽度，因此，可以防止该电极的镀层变薄，并可以得到与位于两端的电极的镀层几乎同样的厚度，还可以消除往基板的安装不良等问题。还有，对于面积小的连接盘也可以确保足够的焊接性。

Claims (2)

1.一种芯片型多联电子器件，具备有由叠层薄片组成的单元体、内藏于该单元体中的3个以上的电子元件和连接在该电子元件上且被排列在上述单元体的表面上的外部电极，其特征在于，位于排列方向两端以内的内侧上的外部电极的宽度比位于两端的外部电极的宽度宽。

2.根据权利要求1所述的芯片型多联电子器件，其特征在于上述外部电极是由烘烤在上述单元体的表面上形成的导电胶所组成的基底层和被电镀在该基底层上的电镀层构成。

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