JPH11297509A

JPH11297509A - 積層型セラミック電子部品

Info

Publication number: JPH11297509A
Application number: JP10097263A
Authority: JP
Inventors: Tatsuya Inoue; 竜也井上; Takuoki Hata; 拓興畑; Yasuo Wakahata; 康男若畑; Riho Sasaki; 理穂佐々木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-04-09
Filing date: 1998-04-09
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】製造の際の積層ずれによる静電容量変化が小
さい積層型セラミック電子部品を提供することを目的と
するものである。【解決手段】第１の内部電極層３ａと第２の内部電極
層３ｂとを交互にかつセラミック層２を介して積層した
積層体１と、この積層体１の両端部に設けた第１の外部
電極４ａと第２の外部電極４ｂとを備え、第１の内部電
極層３ａは、第１の外部電極４ａに電気的に接続され、
かつ第２の外部電極４ｂと電気的に非接続の状態とし、
第２の内部電極層３ｂは、第２の外部電極４ｂに電気的
に接続され、かつ第１の外部電極４ａと電気的に非接続
の状態とし、第１の内部電極層３ａと第２の内部電極層
３ｂとは、一層セラミック層２を介して少なくとも二ヵ
所で対向している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電気回路の
過電圧の保護を目的とする積層型バリスタ等の積層型セ
ラミック電子部品に関するものである。

【０００２】

【従来の技術】積層型セラミック電子部品の一例である
積層型バリスタにおいては、最近の電子機器の超小型
化、省電力化の推進により機器の低電圧化が進むに伴
い、サージだけでなく静電気放電の脅威が高まり、機器
の静電気対策が重要課題となってきた。回路の駆動電圧
が小さくなるほど、異常電圧による機器の誤作動や、最
悪の場合、回路部品の破壊が起こりやすいからである。
携帯電話やノートパソコンあるいは携帯型情報端末機器
といった機器は、外部からの信号を受ける為の様々なＩ
Ｏ端子を持つため、インターフェースケーブルの接続時
等の静電気放電が直接内部信号回路にダメージを与える
可能性が高いという問題点がある。さらに、携帯電話の
場合、ＩＯ端子だけでなくアンテナ部分からの静電気放
電も問題になってきている。

【０００３】この様な信号回路、またはアンテナ回路等
の静電気放電対策用部品は、低電圧駆動回路に対応でき
ることと同時に、その信号ラインへの影響をできる限り
小さくするために静電容量が数ｐＦからせいぜい十数ｐ
Ｆといった小さなものであることが望ましい。

【０００４】図１５に従来の積層型バリスタの縦断面
図、図１６、図１７に内部電極形状を示す横断面図を示
す。

【０００５】従来の積層型バリスタは、セラミック層１
００と長方形状の内部電極層１０１ａ，１０１ｂとをセ
ラミック層１００を介して交互にかつ内部電極層１０１
ａ，１０１ｂとが相対向する端面に露出するように積層
した積層体の両端面に外部電極１０２を形成したもので
あった。

【０００６】

【発明が解決しようとする課題】上記構成の積層型バリ
スタは、半導体セラミックに比較的静電容量の小さい酸
化亜鉛系セラミックを使ったものでも、その静電容量が
数十〜数百ｐＦになる。この静電容量を小さくしようと
した場合、内部電極層１０１ａ，１０１ｂの数を減らす
か、内部電極層１０１ａ，１０１ｂに挟まれたセラミッ
ク層１００（以下有効層とする）の厚みを大きくする
か、もしくは内部電極層１０１ａ，１０１ｂの面積を小
さくするしかない。しかし、内部電極層１０１ａ，１０
１ｂの数を減らしても内部電極層１０１ａ，１０１ｂの
重なり部分の面積が大きい従来の内部電極層１０１ａ，
１０１ｂの形状では数ｐＦに静電容量をするのは困難で
あるし、有効層の厚みを大きくすれば、その電圧は有効
層厚みに比例して大きくなる為、同時にバリスタ電圧も
高くなり低電圧駆動回路に対応し難い。

【０００７】また、従来の形状のまま内部電極層の面積
を単純に小さくすれば、積層ズレによる内部電極層の重
なり部分の面積変化が大きくなり静電容量のバラツキが
大きくなる。このような問題のため、結局、低容量かつ
低バリスタ電圧を有する積層型バリスタを構成すること
は困難であった。

【０００８】そこで本発明は、製造の際の積層ずれによ
る静電容量変化が小さい積層型セラミック電子部品を提
供することを目的とするものである。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明の積層型セラミック電子部品は、第１の内部電
極層と第２の内部電極層とを交互にかつセラミック層を
介して積層した積層体と、この積層体の両端部に設けた
第１の外部電極と第２の外部電極とを備え、前記第１の
内部電極層は、前記第１の外部電極に電気的に接続さ
れ、かつ前記第２の外部電極と電気的に非接続の状態と
し、前記第２の内部電極層は、前記第２の外部電極に電
気的に接続され、かつ前記第１の外部電極と電気的に非
接続の状態とし、前記第１の内部電極層と前記第２の内
部電極層とは、前記セラミック層を介して少なくとも二
ヵ所で対向していることを特徴とするものであり、上記
目的を達成することができるものである。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の発明
は、第１の内部電極層と第２の内部電極層とを交互にか
つセラミック層を介して積層した積層体と、この積層体
の両端部に設けた第１の外部電極と第２の外部電極とを
備え、前記第１の内部電極層は、前記第１の外部電極に
電気的に接続され、かつ前記第２の外部電極と電気的に
非接続の状態とし、前記第２の内部電極層は、前記第２
の外部電極に電気的に接続され、かつ前記第１の外部電
極と電気的に非接続の状態とし、前記第１の内部電極層
と前記第２の内部電極層とは、前記セラミック層を介し
て少なくとも二ヵ所で対向していることを特徴とする積
層型セラミック電子部品であり、低容量で静電容量バラ
ツキの少ないものである。

【００１１】請求項２に記載の発明は、第１の内部電極
層と第２の内部電極層とが対向している部分の最大幅よ
り、第１の外部電極及び第２の外部電極と接触している
部分の最大幅の方を大きくした請求項１に記載の積層型
セラミック電子部品であり、第１及び第２の内部電極層
と第１及び第２の外部電極との電気的接続を確実に取る
ことができる。

【００１２】請求項３に記載の発明は、第１の内部電極
層を複数でかつその形状が二種類以上とした請求項１あ
るいは請求項２に記載の積層型セラミック電子部品であ
り、静電容量の微調整が可能なものである。

【００１３】請求項４に記載の発明は、第２の内部電極
層を複数でかつその形状が二種類以上とした請求項３に
記載の積層型セラミック電子部品であり、静電容量の微
調整が可能なものである。

【００１４】請求項５に記載の発明は、第１の内部電極
層及び第２の内部電極層の角部分の少なくとも一部が曲
線状である請求項１〜請求項４のいずれか一つに記載の
積層型セラミック電子部品であり、電解集中を防止する
ことができるものである。

【００１５】請求項６に記載の発明は、第１の内部電極
層あるいは第２の内部電極層のうちの少なくとも一層
を、前記積層体の表面に露出させた請求項１〜請求項５
のいずれか一つに記載の積層型セラミック電子部品であ
り、露出させた部分を除去することにより静電容量の調
整が可能なものである。

【００１６】請求項７に記載の発明は、セラミック層と
して電圧非直線抵抗特性を示す半導体セラミック層を用
いた請求項１〜請求項６のいずれか一つに記載の積層型
セラミック電子部品であり、低容量で静電容量バラツキ
の少ない積層型バリスタとなる。

【００１７】以下、本発明の一実施の形態について積層
型バリスタを例に図面を参照して説明する。

【００１８】（実施の形態１）図１は本実施の形態にお
ける積層型バリスタの縦断面図、図２、図３は本実施の
形態における積層型バリスタの横断面図、図４は本実施
の形態の第１及び第２の内部電極層の重なり具合を説明
するための平面図であり、１は積層体、２はセラミック
層、３ａは第１の内部電極層、３ｂは第２の内部電極
層、４ａは第１の外部電極、４ｂは第２の外部電極であ
る。

【００１９】まず、主成分のＺｎＯに副成分としてＢｉ
₂Ｏ₃，Ｃｏ₂Ｏ₃，Ｓｂ₂Ｏ₃，Ａｌ₂Ｏ₃等を加えて、酢酸
ブチル、有機バインダ、可塑剤を加えて混合し、スラリ
ーを得た。このスラリーをドクターブレード法にてシー
ト化し、適当な大きさに切断し、セラミック層２となる
セラミックグリーンシートを得た。

【００２０】次に、図２、図３に示すようにこのグリー
ンシート上にＡｇペーストにより形成した第１及び第２
の内部電極層３ａ，３ｂを第１の内部電極層３ａと第２
の内部電極層３ｂとがセラミック層２を挟んで交互に積
層した積層体１を９００〜９５０℃で焼成し、バレル研
磨後、積層体１の両端面に第１の外部電極４ａを第１の
内部電極層３ａと第２の外部電極４ｂを第２の内部電極
層３ｂと電気的に接続されるようにＡｇ／Ｐｄペースト
を塗布し、７００〜９００℃で焼き付けて積層型バリス
タを得た。

【００２１】この積層型バリスタは、第１及び第２の内
部電極層３ａ，３ｂの形状が非対称型であり、図４に示
すように一層のセラミック層２を挟んで第１の内部電極
層３ａと第２の内部電極層３ｂとが対向する部分を二ヵ
所以上有している。

【００２２】（実施の形態２）図５、図６は本実施の形
態における積層型バリスタの横断面図、図７は本実施の
形態の第１及び第２の内部電極層の重なり具合を説明す
るための平面図であり、第１及び第２の内部電極層３
ａ，３ｂの形状の違いを除けば、実施の形態１と同様に
しての積層型バリスタを得た。

【００２３】この第１及び第２の内部電極層３ａ，３ｂ
は点対称型になっており、図７に示すように一層のセラ
ミック層２を挟んで第１の内部電極層３ａと第２の内部
電極層３ｂとが対向する部分を二ヵ所有している。

【００２４】（実施の形態３）図２、図３、図８は本実
施の形態における積層型バリスタの横断面図、図９は本
実施の形態の第１及び第２の内部電極層の重なり具合を
説明するための平面図である。

【００２５】図２、図８に第１の内部電極層３ａを示
し、図３に第２の内部電極層３ｂを示している。

【００２６】この積層型バリスタは、セラミック層２を
介して第２の内部電極層３ｂを図２、図８に示す第１の
内部電極層３ａで挟んだ構造の積層体の両端面に第１の
外部電極４ａを第１の内部電極層３ａと第２の外部電極
４ｂを第２の内部電極層３ｂと電気的に接続されるよう
に形成している。また図９に示すようにセラミック層２
を挟んで第１の内部電極層３ａと第２の内部電極層３ｂ
とが対向する部分を二ヵ所以上有している。

【００２７】この積層型バリスタも実施の形態１に示し
た方法で製造した。（実施の形態４）図２、図３、図８、図１０は本実施の
形態における積層型バリスタの横断面図、図１１は本実
施の形態の第１及び第２の内部電極層の重なり具合を説
明するための平面図である。

【００２８】図２、図８に第１の内部電極層３ａを示
し、図３、図１０に第２の内部電極層３ｂを示してい
る。

【００２９】この積層型バリスタは、セラミック層２を
介して図２、図８に示す第１の内部電極層３ａと図３、
図１０に示す第２の内部電極層３ｂを交互に積層した積
層体の両端面に第１の外部電極４ａを第１の内部電極層
３ａと第２の外部電極４ｂを第２の内部電極層３ｂと電
気的に接続されるように形成している。また図１１に示
すようにセラミック層２を挟んで第１の内部電極層３ａ
と第２の内部電極層３ｂとが対向する部分を二ヵ所以上
有している。

【００３０】この積層型バリスタも実施の形態１に示し
た方法で製造した。（実施の形態５）図１２、図１３は本実施の形態におけ
る積層型バリスタの横断面図、図１４は本実施の形態の
第１及び第２の内部電極層の重なり具合を説明するため
の平面図であり、第１及び第２の内部電極層３ａ，３ｂ
の形状を除けば、実施の形態１の積層型バリスタと同じ
構造である。

【００３１】この第１の内部電極層３ａと第２の内部電
極層３ｂとは非対称型であり、かつ第２の内部電極層３
ｂは第１及び第２の外部電極４ａ，４ｂと非接続部分す
なわち積層型バリスタの側面に表面に露出する部分を持
っており、図１４に示すようにセラミック層２を挟んで
第１の内部電極層３ａと第２の内部電極層３ｂとが対向
する部分を二ヵ所以上有している。

【００３２】この積層型バリスタは、第１及び第２の外
部電極４ａ，４ｂを形成後の静電容量検査で静電容量を
調整する必要が生じた場合、積層型バリスタの側面に露
出させた第２の内部電極層３ｂを露出させることによ
り、静電容量を調整することができるものである。

【００３３】この積層型バリスタも実施の形態１に示し
た方法で製造した。以上、実施の形態１〜実施の形態５
の積層型バリスタの初期特性を（表１）に示す。

【００３４】

【表１】

【００３５】（表１）において、試料Ｎｏ．１，２およ
び３の積層型バリスタは、実施の形態１に示す構造であ
り、第１及び第２の内部電極層３ａ，３ｂに挟まれたセ
ラミック層２の数（以下有効層数とする）をそれぞれ
１，２，３と変えたものである。また試料Ｎｏ．４，５
の積層型バリスタは、実施の形態２に示す構造であり、
有効層数は１で、有効層の厚みを変えたものである。さ
らに試料Ｎｏ．６の積層型バリスタは、実施の形態３に
示す構造であり、有効層数を２としたものである。試料
Ｎｏ．７の積層型バリスタは、実施の形態４に示す形状
であり、有効層数を３としたものである。また試料Ｎ
ｏ．８の積層型バリスタは、実施の形態５に示す構造で
あり、有効層数を１としたものである。なお、試料Ｎ
ｏ．９〜１２は比較の為に作製した従来の内部電極層構
造を持つ積層型バリスタである（内部電極層構造以外の
セラミック材料、電極材料、外径の大きさ等はＮｏ．１
〜８と同じとする）。

【００３６】また初期特性は各試料番号の積層型バリス
タ２０個の平均値を示している。（表１）によれば、本
発明の積層型バリスタつまり試料Ｎｏ．１〜８の積層型
バリスタは、静電容量が１３ｐＦ以下で３２Ｖ程度のバ
リスタ電圧を有することがわかる。従来の一般的な積層
型バリスタは試料Ｎｏ．９に示す様な特性を有し、試料
Ｎｏ．１０の様に有効層厚みを同じにして、有効層数を
少なくしても静電容量は２５ｐＦ程度にしか小さくでき
ない。逆に試料Ｎｏ．１１の積層型バリスタの様に有効
層厚みを大きくして静電容量を１０ｐＦ以下にすればバ
リスタ電圧が１６１Ｖといった高い値を示す。また、試
料Ｎｏ．１２の積層型バリスタは従来の積層型バリスタ
が持つ長方形状の内部電極層構造で重なり部分をできる
限り小さくしたものであるが、この場合、静電容量１０
ｐＦ以下でバリスタ電圧も低いが、静電容量のバラツキ
が本発明の積層型バリスタに比べ大きい。例えば試料Ｎ
ｏ．１２に近い静電容量を持つ試料Ｎｏ．２は、静電容
量の最高値と最低値の差が０．７ｐＦで平均値から５％
以下のバラツキであるのに対し、試料Ｎｏ．１２はその
差が５．３ｐＦあり平均値から３５％以上のバラツキが
ある。

【００３７】上記の様に試料Ｎｏ．１〜８の積層型バリ
スタは、全て従来の積層型バリスタにはない優れた特性
を示す。また試料Ｎｏ．５に示すように有効層厚みを３
倍にすればバリスタ電圧も約３倍になり正比例している
が、静電容量の大きな変化はない。これは、第１の内部
電極層３ａと第２の内部電極層３ｂとの重なり部分の面
積が小さくなると、重なり部分の面積に対し、電界の分
布が静電容量に与える影響が大きくなってくる為と考え
られ、この様な内部電極層構造を持つ積層型バリスタ
は、静電容量を大きく変えずバリスタ電圧を自在に変え
ることができる効果を持っている。

【００３８】また、試料Ｎｏ．６や７の積層型バリスタ
の様に一方の外部電極と電気的に接続する内部電極層形
状を２種以上にすることで、同じ有効層厚み、同じバリ
スタ電圧を持ったまま静電容量を自在に変えることが可
能である（試料Ｎｏ．２と６、試料Ｎｏ．３と７）。従
って、静電容量を変えるために違う厚みのセラミックグ
リーンシートを用意する必要がない。さらに、試料Ｎ
ｏ．６や７は、第１の内部電極層３ａと第２の内部電極
層３ｂのセラミック層２を挟んで対向する部分が、第１
の内部電極層３ａと第２の内部電極層３ｂの間に介する
セラミック層２毎に違うので第１及び第２の内部電極層
３ａ，３ｂにかかる電界集中が弱まる為、試料Ｎｏ．２
や試料Ｎｏ．３の積層型バリスタよりサージ耐量が高く
なる。また、試料Ｎｏ．８は積層体の側面に露出させた
第１及び第２の外部電極４ａ，４ｂと非接触な第１及び
第２の内部電極層３ａ，３ｂの部位を除去することで、
静電容量を最低で０．５ｐＦ程度少なくすることが可能
であるので、静電容量バラツキをほとんどなくすことが
できる。

【００３９】以上のように本発明の積層型バリスタは、
静電容量が小さく、さらに積層型バリスタ毎の静電容量
のバラツキが小さく、かつ低バリスタ電圧を持ってい
る。また、Ｎｏ．１〜８の積層型バリスタは静電容量が
低いにもかかわらず、８×２０μｓにおけるサージ耐量
はすべて５Ａ以上であり、国際電気標準会議（ＩＥＣ）
の定める静電気放電イミニュティ試験要求であるＩＥＣ
−１０００−４−２のレベル４のＥＳＤ耐量をすべてク
リアする実用的な積層型バリスタである。

【００４０】なお本発明においてポイントとなることに
ついて以下に記載する。（１）第１の内部電極層３ａと第２の内部電極層３ｂは
それぞれ一層ずつでも複数層ずつでも構わず、もちろん
第１の内部電極層３ａと第２の内部電極層３ｂの数が同
じでも違っていても構わない。また第１及び第２の内部
電極層３ａ，３ｂの形状は特に上記実施の形態で示した
ものに限定されるものではなく、非対称型でも対称型で
も構わず、第１の内部電極層３ａと第２の内部電極層３
ｂとが、一層のセラミック層２を介して少なくとも二ヵ
所で対向している形状であればどんな形であっても構わ
ない。さらに第１の内部電極層３ａあるいは第２の内部
電極層３ｂ、あるいはその両方ともその形状を二種類以
上とすることにより、積層型セラミック電子部品の静電
容量の微調整が可能となる。例えばそれぞれ二種類ずつ
の形状を有する場合、その積層される順番は所望の静電
容量を有するように積層すれば良い。

【００４１】また第１の内部電極層３ａあるいは第２の
内部電極層３ｂの角部分の少なくとも一部、できればで
きるだけ多くを曲線状とすることにより、電界集中を防
止することができ、積層型バリスタの場合であれば、サ
ージ耐量に優れたものとなる。

【００４２】さらにまた、実施の形態５では第１の内部
電極層３ａ、第２の内部電極層３ｂの両方共を積層体の
側面に露出させて、完成後の静電容量の調整を可能なも
のとしたが、少なくとも一層の第１あるいは第２の内部
電極層３ａ，３ｂを積層体側面に露出させれば静電容量
の微調整が可能となる。

【００４３】（２）また第１及び第２の外部電極４ａ，
４ｂの形状は特に限定するものではなく、第１及び第２
の内部電極層３ａ，３ｂの露出した積層体の端面全体を
覆うものであっても構わないし、端面の一部だけに形成
したものでも構わない。また半田付け性を上げるため第
１及び第２の外部電極４ａ，４ｂ上にニッケル−スズメ
ッキやニッケル−半田メッキ等のメッキを施してもよ
い。

【００４４】（３）第１及び第２の内部電極層３ａ，３
ｂ、第１及び第２の外部電極４ａ，４ｂは、導電性を持
つ金属で形成されていれば特に限定するものではない
が、銀、銅、金、白金、パラジウム、ニッケルあるいは
これらの合金など、セラミック層２と同時焼成できるも
のであれば特に好ましい。さらに、第１及び第２の内部
電極層３ａ，３ｂと外部電極４ａ，４ｂとは、同じ金属
でも異なる金属であっても構わない。

【００４５】（４）セラミック層２は、その組成にはこ
だわらず、例えばＺｎＯ系、ＳｒＴｉＯ₃系などの半導
体セラミック、ＢａＴｉＯ₃系などの誘電体セラミック
などが挙げられる。またセラミック層２の組成は一種類
に限定するものでなく、積層型セラミック電子部品の形
状が保たれるのであれば、誘電率やバリスタ電圧等の電
気特性の違う二種以上の異種のセラミック層２を用いて
も構わず、例えば半導体セラミック層と磁性体セラミッ
ク層といった違う特性を有する材料の複合セラミック層
であっても構わない。

【００４６】（５）積層型セラミック電子部品の表面に
ガラスコーティングなどを施して強度を増したり、耐湿
性、耐メッキ性を上げるなどの処理を行っても構わな
い。特に実施の形態５で示した積層型バリスタのよう
に、その側面に第２の内部電極層３ｂを露出させたもの
においては、その効果は顕著に見られる。

【００４７】（６）本発明の積層型セラミック電子部品
の大きさは、特に限定するものではなく、数ミリ〜数百
ミクロンオーダーが一般的であるが、工法が許す限りそ
れよりさらに小さくても、また大きくても構わない。ま
た、積層型セラミック電子部品の外部形状は、通常は角
柱、四角柱、もしくはその角がとれた形が多いが、工法
が許す限りそれ以外のどんな形であっても構わない。

【００４８】（７）本発明の積層型セラミック電子部品
は、バリスタに向いたものであるが、特にバリスタだけ
に限定するものではなく、コンデンサ、センサ、サーミ
スタなど多岐にわたるものである。

【００４９】（８）実施の形態１〜５に示したように、
第１の内部電極層３ａと第２の内部電極層３ｂとが対向
している部分の最大幅より、第１の外部電極４ａ及び第
２の外部電極４ｂと接続される部分の幅の方を大きくし
た方が低容量でかつ第１及び第２の内部電極層３ａ，３
ｂと第１及び第２の外部電極４ａ，４ｂとの電気的接続
を確実なものとなる。さらに第１の内部電極層３ａと第
２の内部電極層３ｂの第１の外部電極４ａ及び第２の外
部電極４ｂと接続される部分の幅を同じにすることによ
り一つの内部電極層パターンで第１の内部電極層３ａと
第２の内部電極層３ｂを同時に形成することができる。

【００５０】

【発明の効果】以上本発明によると、製造の際の積層ず
れによる静電容量のバラツキが小さい積層型セラミック
電子部品を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における積層型バリスタ
の縦断面図

【図２】本発明の実施の形態１、３、４における積層型
バリスタの横断面図

【図３】本発明の実施の形態１、３、４における積層型
バリスタの横断面図

【図４】図２、図３に示す第１及び第２の内部電極層の
重なり具合を説明するための平面図

【図５】本発明の実施の形態２における積層型バリスタ
の横断面図

【図６】本発明の実施の形態２における積層型バリスタ
の横断面図

【図７】図５、図６に示す第１及び第２の内部電極層の
重なり具合を説明するための平面図

【図８】本発明の実施の形態３、４における積層型バリ
スタの横断面図

【図９】図２、図３、図８に示す第１及び第２の内部電
極層の重なり具合を説明するための平面図

【図１０】本発明の実施の形態４における積層型バリス
タの横断面図

【図１１】図２、図３、図８、図１０に示す第１及び第
２の内部電極層の重なり具合を説明するための平面図

【図１２】本発明の実施の形態５における積層型バリス
タの横断面図

【図１３】本発明の実施の形態５における積層型バリス
タの横断面図

【図１４】図１２、図１３に示す第１及び第２の内部電
極層の重なり具合を説明するための平面図

【図１５】従来の積層型バリスタの縦断面図

【図１６】図１５に示す積層型バリスタの横断面図

【図１７】図１５に示す積層型バリスタの横断面図

【符号の説明】

１積層体２セラミック層３ａ第１の内部電極層３ｂ第２の内部電極層４ａ第１の外部電極４ｂ第２の外部電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木理穂大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の内部電極層と第２の内部電極層と
を交互にかつセラミック層を介して積層した積層体と、
この積層体の両端部に設けた第１の外部電極と第２の外
部電極とを備え、前記第１の内部電極層は、前記第１の
外部電極に電気的に接続され、かつ前記第２の外部電極
と電気的に非接続の状態とし、前記第２の内部電極層
は、前記第２の外部電極に電気的に接続され、かつ前記
第１の外部電極と電気的に非接続の状態とし、前記第１
の内部電極層と前記第２の内部電極層とは、前記セラミ
ック層を介して少なくとも二ヵ所で対向している積層型
セラミック電子部品。
【請求項２】第１の内部電極層と第２の内部電極層
は、その対向している部分の最大幅より、第１の外部電
極及び第２の外部電極と接触している部分の最大幅の方
を大きくした請求項１に記載の積層型セラミック電子部
品。
【請求項３】第１の内部電極層は、複数でかつその形
状が二種類以上ある請求項１あるいは請求項２に記載の
積層型セラミック電子部品。
【請求項４】第２の内部電極層は、複数でかつその形
状が二種類以上ある請求項３に記載の積層型セラミック
電子部品。
【請求項５】第１の内部電極層及び第２の内部電極層
は、その角部分の少なくとも一部が曲線状である請求項
１〜請求項４のいずれか一つに記載の積層型セラミック
電子部品。
【請求項６】第１の内部電極層あるいは第２の内部電
極層のうちの少なくとも一層は、前記積層体の表面に露
出している請求項１〜請求項５のいずれか一つに記載の
積層型セラミック電子部品。
【請求項７】セラミック層は、電圧非直線抵抗特性を
示す半導体セラミック層である請求項１〜請求項６のい
ずれか一つに記載の積層型セラミック電子部品。