CN117153692A - 一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用 - Google Patents

一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用 Download PDF

Info

Publication number
CN117153692A
CN117153692A CN202311066353.7A CN202311066353A CN117153692A CN 117153692 A CN117153692 A CN 117153692A CN 202311066353 A CN202311066353 A CN 202311066353A CN 117153692 A CN117153692 A CN 117153692A
Authority
CN
China
Prior art keywords
electrode
type
tellurium
substrate
nano
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311066353.7A
Other languages
English (en)
Inventor
孙一鸣
朱玲玉
陈薪好
黎飞
赵一铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
South China Normal University
Original Assignee
South China Normal University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by South China Normal University filed Critical South China Normal University
Priority to CN202311066353.7A priority Critical patent/CN117153692A/zh
Publication of CN117153692A publication Critical patent/CN117153692A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Abstract

本发明涉及一种二硫化铼‑碲异质结结型场效应晶体管及其制备方法和应用,包括设置于衬底上的p型碲纳米片,与p型碲纳米片呈交叉设置的n型二硫化铼薄层,第一电极和第二电极分别设置于p型碲纳米片的两端,第三电极和第四电极分别设置于n型二硫化铼薄层的两端;第一电极和第二电极分别作为源极和漏极时,第三或第四电极作为栅极;第三电极和第四电极分别作为源极和漏极时,第一或第二电极作为栅极,该设置使得同一结构中集成了p型和n型JFET,使得通过不同电极的选择实现了p型JFET和n型JFET的切换,实现了低功耗和高迁移率,节约了成本;该方法简单易操作,不涉及介电层的制备,避免了复杂的介电工程,提升了器件性能。

Description

一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和 应用
技术领域
本发明涉及半导体技术领域,尤其涉及一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用。
背景技术
二维过渡金属硫族化合物(TMDs)以其优异的物理化学特性受到了广泛的关注,其合适的带隙和优异的光电特性成为国内外的研究热点。ReS2作为TMDs的一种,较其他材料具有更突出的结构和性能特质,由于其不随层数变化的直接带隙电子结构和高迁移率,ReS2对制备优异性能的场效应晶体管具有重要意义。而硫族元素二维碲纳米片,因其独特的螺旋链结构实现了高载流子迁移率和强面内各向异性,成为了高性能场效应晶体管制备的潜在材料。
JFET的工艺特点在于其简单与无复杂的介电工程需求,使其可适用于广泛的应用。此外,与MOSFET相比较,JFET同样可以达到60mV/dec的理想亚阈值摆幅,并且在低功耗领域性能较MOSFET更优越。当前对二维半导体材料JFET工作虽有报道,但是其结构较为单一。本发明将p型场效应管和n型场效应管集成于同一结构中,形成多功能器件,这种集成可以促进更全面、更高效的器件设计,在低功耗多功能器件领域的探索发展具有巨大的潜在应用。
发明内容
针对当前现有将p型场效应管和n型场效应管集成于同一结构的多功能结型场效应晶体管器件稀缺的不足,本发明的首要目的是提供一种二硫化铼-碲异质结结型场效应晶体管及其制备方法,该器件通过p型Te纳米片与n型ReS2薄层部分重叠形成异质结,Te纳米片的两端分别设置第一电极和第二电极,ReS2薄层的两端分别设置第三电极和第四电极,第一电极和第二电极分别作为源极和漏极时,第三电极或第四电极作为栅极;第三电极和第四电极分别作为源极和漏极时,第一电极或第二电极作为栅极。该结构的设置使得同一结构中集成了p型JFET和n型JFET,使得通过不同电极的选择实现了p型JFET和n型JFET的切换,实现了低功耗,高迁移率,节约成本的多功能器件的制备。
本发明一方面提供一种二硫化铼-碲异质结结型场效应晶体管的制备方法,包括以下步骤:
通过机械剥离法,在清洗后的SiO2/Si衬底上获得ReS2层;
通过水热合成法,获得含有厚度在50nm~100nm范围的p型Te纳米片的溶液,将该溶液旋涂于SiO2/Si衬底上,随后将该衬底置于有机溶剂中浸泡一定时间进行氧化减薄,获得减薄后的p型Te纳米片;
利用干法转移工艺,选取目标ReS2薄层转移至所述Te纳米片上,使ReS2薄层与Te纳米片部分重叠,形成ReS2/Te异质结;
在Te纳米片的两端制备第一和第二电极,在ReS2薄层的两端制备第三和第四电极,得到基于二硫化铼/碲结型场效应晶体管。
进一步地,所述水热合成法中,将亚碲酸钠和聚乙烯吡咯烷酮以52.4:1的摩尔比溶于一定体积的去离子水中,并滴入4ml的氨水和2ml的水合肼混合得到单质碲前驱体,将该前驱体置于反应釜内衬中,在180℃温度条件下反应24小时获得含有厚度在50nm~100nm范围的Te纳米片的溶液。
进一步地,所述旋涂中,先以低速500rpm旋涂15s,随后以高速2000rpm旋涂15s。
进一步地,所述减薄方法中,所述有机溶剂选用无水乙醇或丙酮,所述浸泡的时间为2~10天,减薄后Te纳米片的厚度为1~20nm。
进一步地,所述干法转移工艺中,选取目标ReS2薄层,在转移平台上用PVA/PDMS将ReS2薄层转移至Te纳米片上,在90~110℃温度条件下加热后分离PDMS和PVA,随后用60℃的二甲基亚砜分离PVA和SiO2/Si衬底,并用去离子水清洗该衬底后用氮***吹干,制得ReS2/Te异质结。
本发明另一方面提供一种二硫化铼-碲异质结结型场效应晶体管,包括衬底,设置于衬底上的p型碲纳米片,位于p型碲纳米片上、与p型碲纳米片呈交叉设置的n型二硫化铼薄层,第一电极和第二电极分别设置于p型碲纳米片的两端,第三电极和第四电极分别设置于n型二硫化铼薄层的两端;
所述第一电极和所述第二电极分别作为源极和漏极时,第三电极或第四电极作为栅极;或者所述第三电极和所述第四电极分别作为源极和漏极时,第一电极或第二电极作为栅极。
进一步地,所述p型碲纳米片的厚度为1~20nm,所述n型二硫化铼薄层的厚度为10~50nm。
进一步地,所述衬底选用SiO2/Si衬底,所述衬底作为底栅。
进一步地,所述第一电极、第二电极、第三电极和第四电极均选用Au电极。
本发明另一方面还提供了上述二硫化铼-碲异质结结型场效应晶体管在集成电路中的应用。
本发明至少具有如下有益效果:
本发明经水热合成法制备含有p型碲纳米片的溶液,经旋涂将p型碲纳米片平铺于衬底上,插层减薄后在衬底上获得p型碲纳米片,随后经机械剥离和干法转移工艺将n型ReS2薄层转移至p型碲纳米片上,使ReS2薄层与Te纳米片部分重叠,形成ReS2/Te异质结,Te纳米片的两端制备第一和第二电极,ReS2薄层的两端制备第三和第四电极,得到结型场效应晶体管。该制备方法简单易操作,不涉及介电层的制备,避免了复杂的介电工程,同时表面无悬挂键的ReS2薄层与Te纳米片二维材料制备构建的范德华异质结避免了多晶介质层与半导体表面接触时界面缺陷引起的回滞,使得该结型场效应晶体管应用于集成电路中时,电路的稳定性得以提升。
本发明的结型场效应晶体管将p型碲纳米片和n型ReS2薄层部分重叠形成异质结,通过对碲纳米片两端的第一和第二电极或者ReS2薄层两端的第三和第四电极的选择,构造p型JFET或n型JFET,实现了p型JFET和n型JFET集成于同一结构中的多功能结型场效应晶体管,通过引入底栅调控,结栅调控的同时通过施加固定底栅电压调节沟道载流子浓度,促使器件实现更有效的开启与关断,达到降低亚阈值摆幅的效果,该结型场效应晶体管具有低的亚阈值摆幅、高的开关比和载流子迁移率,实现了低功耗,节约了成本。
附图说明
图1为本发明一实施例的结型场效应晶体管的整体结构立体图。
图2为一实施例中电极1和电极2作源极和漏极,电极3或4作栅极时,不同顶栅电压下,电流随源漏电压变化的输出曲线。
图3为一实施例中电极1和电极2作源极和漏极,电极3或4作栅极时,不同偏压下,电流随栅极电压变化的转移曲线。
图4为一实施例中电极3和电极4作源极和漏极,电极1或2作栅极时,不同顶栅电压下,电流随源漏电压变化的输出曲线。
图5为一实施例中电极3和电极4作源极和漏极,电极1或2作栅极时,不同偏压下,电流随顶栅电压变化的转移曲线。
图6为一实施例中电极3和电极4作源极和漏极,硅衬底作为底栅,底栅电压VBG=20V时,不同偏压下,电流随顶栅电压变化的转移曲线。
具体实施方式
接下来将结合本发明的附图对本发明实施例中的技术方案进行清楚、完整地描述,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动的前提下所获得的其它实施例,均属于本发明保护的范围。下述实施例中所述实验方法,如无特殊说明,均为常规方法;所述试剂和材料,如无特殊说明,均可从公开商业途径获得。
本说明书中使用例如“之下”、“下方”、“下”、“之上”、“上方”、“上”等空间相对性术语,以解释一个元件相对于第二元件的定位。除了与图中所示那些不同的取向以外,这些术语意在涵盖器件的不同取向。
另外,使用诸如“第一”、“第二”等术语描述各个元件、层、区域、区段等,并非意在进行限制。使用的“具有”、“含有”、“包含”、“包括”等是开放式术语,表示存在所陈述的元件或特征,但不排除额外的元件或特征。除非上下文明确做出不同表述。
图1是本发明一实施例的二硫化铼-碲异质结结型场效应晶体管的三维结构示意图,该结型场效应晶体管设置于衬底上,衬底选用SiO2/Si衬底或其它合适的绝缘衬底。在一优选实施例中,衬底选用硅衬底8,硅衬底8的表面设置有SiO2绝缘层7,SiO2绝缘层的厚度为300nm。
p型Te纳米片5设置于该SiO2绝缘层7的表面,该p型Te纳米片5的厚度为1nm至50nm。称量0.5g的聚乙烯吡咯烷酮与0.1g的亚碲酸钠,以及4ml氨水和2ml水合肼,依次将其溶于33ml的去离子水中混合得到单质碲前驱体溶液,将该前驱体溶液倒入水热反应釜内衬中,将其置于干燥箱中,设置水热反应的温度为180℃,反应时间为24h,反应后获得含有厚度在50nm~100nm范围的单质Te纳米片的溶液。
取1ml上述含单质Te纳米片的溶液,滴在硅片(即SiO2/Si衬底)上,先将硅片以低速500rpm的速度旋转15s,随后将硅片以2000rpm的高速旋转15s,使Te纳米片均匀的分布在硅片上。将均匀分布有Te纳米片的硅片置于有机溶剂中浸泡,浸泡的时间为2~10天。有机溶剂选用无水乙醇或丙酮,该优选实施例中,有机溶剂选用无水乙醇,浸泡时间优选为一周,无水乙醇溶解包裹Te的聚乙烯吡咯烷酮,并插层减薄Te,获得减薄后厚度在1~50nm范围的Te纳米片。
ReS2薄层6设置于Te纳米片5上,ReS2薄层6的厚度为10nm至50nm。首先依次用丙酮、异丙醇、去离子水超声清洗SiO2/Si衬底,各超声5min,随后用氮***吹干,并在光学显微镜下观测到衬底表面干净、光滑。接着,通过机械剥离法,用胶带在清洗后的SiO2/Si衬底上粘着ReS2层。随后将该衬底浸泡在丙酮中去除残胶,去离子水清洗吹干后,在光学显微镜下挑选厚度为10~50nm的ReS2薄层。通过三维微区转移平台,将ReS2薄层先转移到PVA/PDMS上,再将其转移至上述Te纳米片上,转移过程中在100℃温度下分离PDMS和PVA,随后将衬底泡入二甲基亚砜中并在60℃下加热分离PVA和SiO2/Si衬底。随后用去离子水清洗衬底,氮***吹干后制得ReS2/Te异质结。
随后,在上述硅片上旋涂厚度约为4μm的光刻胶,无光条件下在100℃温度下,加热4分钟烘干;通过无掩膜紫外光刻***分别在ReS2薄层和Te纳米片两端光刻曝光电极图案;接着采用电子束真空镀膜***蒸镀50nm Au层,在Te纳米片的两端获得电极1和电极2,在ReS2薄层的两端获得电极3和电极4,得到基于ReS2/Te结型场效应晶体管。
采用上述方法制备获得的结型场效应晶体管,以Te纳米片作为导电沟道,以电极1和电极2分别作为源极和漏极接收Te的电信号,ReS2与Te重合区域形成耗尽区,电极3或者电极4作为栅极,调控耗尽区的宽度,改变沟道开关状态,形成p型JFET。此时,在不同栅极电压下,电流随源漏电压变化的输出曲线如图2示,电流随栅极电压变化的转移曲线如图3示。
以ReS2薄层作为导电沟道,以电极3和电极4分别作为源极和漏极接收ReS2的电信号,Te与ReS2重合区域形成耗尽区,电极1或者电极2作为栅极,调控耗尽区的宽度,改变沟道开关状态,形成n型JFET。此时,在不同栅极电压下,电流随源漏电压变化的输出曲线如图4示,电流随栅极电压变化的转移曲线如图5示。
以电极3和电极4分别作为源极和漏极,电极1或者电极2作为栅极,硅衬底作为底栅,底栅电压VBG=20V时,不同偏压下,电流随顶栅电压变化的转移曲线如图6示。与图5相比较,底栅硅衬底在施加正偏压之后,同偏压下饱和电流增大近一倍,因此同偏压下跨导的最大值也有所升高,相应亚阈值摆幅降低。
本发明的二硫化铼-碲异质结结型场效应晶体管集成p型JFET和n型JFET于一体,实现了低功耗,高迁移率,节约成本的多功能器件。在具体应用时,可根据不同器件类型的需要,选择电极1和电极2分别作为源极和漏极,电极3或者电极4作为栅极,该情况下,可选择在底栅硅衬底上施加负偏压,以进一步通过底栅改变载流子的浓度,提升p型JFET的阈值电压。或者选择电极3和电极4分别作为源极和漏极,电极1或者电极2作为栅极,该情况下,可选择在底栅硅衬底上施加正偏压,以进一步通过底栅改变载流子的浓度,提升n型JFET的阈值电压。
上述实施例为本发明较佳的实施方式,但本发明的实施方式并不受上述实施例的限制,其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化,均应为等效的置换方式,都包含在本发明的保护范围之内。

Claims (10)

1.一种二硫化铼-碲异质结结型场效应晶体管的制备方法,其特征在于,包括以下步骤:
通过机械剥离法,在清洗后的SiO2/Si衬底上获得ReS2层;
通过水热合成法,获得含有厚度在50nm~100nm范围的p型Te纳米片的溶液,将该溶液旋涂于SiO2/Si衬底上,随后将该衬底置于有机溶剂中浸泡一定时间进行氧化减薄,获得减薄后的p型Te纳米片;
利用干法转移工艺,选取目标ReS2薄层转移至所述Te纳米片上,使ReS2薄层与Te纳米片部分重叠,形成ReS2/Te异质结;
在Te纳米片的两端制备第一和第二电极,在ReS2薄层的两端制备第三和第四电极,得到基于二硫化铼/碲结型场效应晶体管。
2.根据权利要求1的所述制备方法,其特征在于,所述水热合成法中,将亚碲酸钠和聚乙烯吡咯烷酮以52.4:1的摩尔比溶于一定体积的去离子水中,并滴入4ml的氨水和2ml的水合肼混合得到单质碲前驱体,将该前驱体置于反应釜内衬中,在180℃温度条件下反应24小时获得含有厚度在50nm~100nm范围的Te纳米片的溶液。
3.根据权利要求1或2的所述制备方法,其特征在于,所述旋涂中,先以低速500rpm旋涂15s,随后以高速2000rpm旋涂15s。
4.根据权利要求3的所述制备方法,其特征在于,所述减薄方法中,所述有机溶剂选用无水乙醇或丙酮,所述浸泡的时间为2~10天,减薄后Te纳米片的厚度为1~20nm。
5.根据权利要求3的所述制备方法,其特征在于,所述干法转移工艺中,选取目标ReS2薄层,在转移平台上用PVA/PDMS将ReS2薄层转移至Te纳米片上,在90~110℃温度条件下加热后分离PDMS和PVA,随后用60℃的二甲基亚砜分离PVA和SiO2/Si衬底,并用去离子水清洗该衬底后用氮***吹干,制得ReS2/Te异质结。
6.一种二硫化铼-碲异质结结型场效应晶体管,其特征在于,包括衬底,设置于衬底上的p型碲纳米片,位于p型碲纳米片上、与p型碲纳米片呈交叉设置的n型二硫化铼薄层,第一电极和第二电极分别设置于p型碲纳米片的两端,第三电极和第四电极分别设置于n型二硫化铼薄层的两端;
所述第一电极和所述第二电极分别作为源极和漏极时,第三电极或第四电极作为栅极;或者所述第三电极和所述第四电极分别作为源极和漏极时,第一电极或第二电极作为栅极。
7.根据权利要求6的所述结型场效应晶体管,其特征在于,所述p型碲纳米片的厚度为1~20nm,所述n型二硫化铼薄层的厚度为10~50nm。
8.根据权利要求6或7的所述结型场效应晶体管,其特征在于,所述衬底选用SiO2/Si衬底,所述衬底作为底栅。
9.根据权利要求6或7的所述结型场效应晶体管,其特征在于,所述第一电极、第二电极、第三电极和第四电极均选用Au电极。
10.权利要求6至9任一项的所述二硫化铼-碲异质结结型场效应晶体管在集成电路中的应用。
CN202311066353.7A 2023-08-23 2023-08-23 一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用 Pending CN117153692A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311066353.7A CN117153692A (zh) 2023-08-23 2023-08-23 一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311066353.7A CN117153692A (zh) 2023-08-23 2023-08-23 一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用

Publications (1)

Publication Number Publication Date
CN117153692A true CN117153692A (zh) 2023-12-01

Family

ID=88897999

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311066353.7A Pending CN117153692A (zh) 2023-08-23 2023-08-23 一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用

Country Status (1)

Country Link
CN (1) CN117153692A (zh)

Similar Documents

Publication Publication Date Title
US8084309B2 (en) Extremely thin silicon on insulator (ETSOI) complementary metal oxide semiconductor (CMOS) with in-situ doped source and drain regions formed by a single mask
US8618612B2 (en) Integrated circuits based on aligned nanotubes
US8436336B2 (en) Structure and method for a high-speed semiconductor device having a Ge channel layer
US8772910B2 (en) Doping carbon nanotubes and graphene for improving electronic mobility
KR102325523B1 (ko) 금속 칼코게나이드 소자 및 그 제조 방법
CN105448714A (zh) 一种大开关比场效应晶体管的制备方法
CN107731924A (zh) 一种黑磷场效应晶体管及其制备方法
CN101064319A (zh) 衬底、半导体器件及其形成方法
CN110034192B (zh) 利用氧化亚锡调节阈值电压的氧化镓场效应管及制备方法
CN111063731A (zh) Cnt-igzo薄膜异质结双极晶体管及其制备方法和应用
Gu et al. Preparing highly ordered copper phthalocyanine thin-film by controlling the thickness of the modified layer and its application in organic transistors
WO2023216852A1 (zh) 一种通过点击化学反应调控二维材料掺杂特性的方法及应用
CN117153692A (zh) 一种二硫化铼-碲异质结结型场效应晶体管及其制备方法和应用
Nourbakhsh et al. Serially connected monolayer MoS 2 FETs with channel patterned by a 7.5 nm resolution directed self-assembly lithography
CN109817703A (zh) 高开关比石墨烯异质结场效应管及其制作方法
CN209766424U (zh) 高开关比石墨烯异质结场效应管
JP2005175254A (ja) ドーピング方法およびそれを用いた半導体素子
CN113224143A (zh) 基于二硫化钨/锑化镓结型场效应晶体管及其制备方法
CN107919400B (zh) 一种InSe晶体管及其制备方法
CN111293085A (zh) 基于二维过渡金属硫族化合物和碲的三维cmos及其制备方法
Kim et al. Fabrication of thin film transistors using a Si/Si/sub 1-x/Ge/sub x//Si triple layer film on a SiO 2 substrate
JP2018006412A (ja) 半導体装置
CN118016590A (zh) 一种远程掺杂二维材料的方法及应用
JP5610387B2 (ja) 有機薄膜半導体装置及びその製造方法
Nishi et al. Thin body GaSb-OI P-mosfets on Si wafers fabricated by direct wafer bonding

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination