CN117096036A - 芯片封装方法及封装结构 - Google Patents
芯片封装方法及封装结构 Download PDFInfo
- Publication number
- CN117096036A CN117096036A CN202311161317.9A CN202311161317A CN117096036A CN 117096036 A CN117096036 A CN 117096036A CN 202311161317 A CN202311161317 A CN 202311161317A CN 117096036 A CN117096036 A CN 117096036A
- Authority
- CN
- China
- Prior art keywords
- chip
- adhesive film
- packaging
- connection structure
- conductive connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000002313 adhesive film Substances 0.000 claims abstract description 107
- 239000004033 plastic Substances 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims description 64
- 239000002184 metal Substances 0.000 claims description 64
- 229910000679 solder Inorganic materials 0.000 claims description 24
- 238000003466 welding Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 2
- 238000000465 moulding Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 75
- 239000000463 material Substances 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 238000012858 packaging process Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本公开的实施例提供一种芯片封装方法及封装结构,该方法包括:提供胶膜和芯片;其中,胶膜的第一表面具有目标贴装区,芯片的正面具有第一导电连接结构;在胶膜的第一表面形成第二导电连接结构;将芯片固定于胶膜的目标贴装区,并将第一导电连接结构与第二导电连接结构电连接;对芯片进行塑封;去除胶膜。该芯片封装方法,通过在胶膜上形成的第二导电连接结构代替引线框架上的引脚,无需再提供引线框架,减少封装结构产生翘曲,增加封装结构的可靠性;降低了整个芯片封装器件的厚度,可以避免芯片与基岛之间因结合力弱出现分层现象,增加了整个芯片封装器件的可靠性;节约了成本。
Description
技术领域
本公开的实施例属于半导体封装技术领域,具体涉及一种芯片封装方法及封装结构。
背景技术
目前,引线框架在集成电路封装中常见的材料,它作为集成电路的芯片载体,起到和外部导通连接的作用。常见的芯片封装过程为:提供一整条包括多个引线单元的引线框架,将芯片固定在相应的引线单元的基岛上,然后通过打线将芯片与引线单元的引脚进行电连接,在引线框架上对芯片进行塑封,形成包裹芯片的塑封层,最后将整个引线框架进行切割,形成独立的芯片封装体。现有的封装过程中存在的问题如下:
1)封装后的芯片封装体,塑封层与引线框架连接,由于塑封层与引线框架的材料不同,相应的应力也不同,这样在芯片封装体冷却过程中,由于两个产生不同的应力进而使芯片封装结构产生翘曲。
2)由于芯片固定在引线单元的基岛上后在进行塑封,增加了芯片封装体的厚度,不能满足轻薄封装的要求;由于芯片固定在基岛上再进行塑封,基岛的存在会影响芯片的散热效果,进而降低了芯片的可靠性;另外,由于芯片固定在基岛上会因两者之间的结合力弱出现分层现象,进一步降低了芯片的可靠性。
3)由于芯片需要固定在引线框架上进行封装,还需要对引线框架进行半刻蚀等工艺,工艺流程复杂并且成本较高。
针对上述问题,有必要提出一种设计合理且有效解决上述问题的芯片封装方法及封装结构。
发明内容
本公开的实施例旨在至少解决现有技术中存在的技术问题之一,提供一种芯片封装方法及封装结构。
本公开实施例的一方面提供一种芯片封装方法,所述方法包括:
提供胶膜和芯片;其中,所述胶膜的第一表面具有目标贴装区,所述芯片的正面具有第一导电连接结构;
在所述胶膜的第一表面形成第二导电连接结构;
将所述芯片固定于所述胶膜的目标贴装区,并将所述第一导电连接结构与所述第二导电连接结构电连接;
对所述芯片进行塑封;
去除所述胶膜。
可选的,所述在所述胶膜的第一表面形成第二导电连接结构,包括:在所述胶膜的目标贴装区的外周形成所述第二导电连接结构;
所述将所述芯片固定于所述胶膜的目标贴装区,将所述第一导电连接结构与所述第二导电连接结构电连接,包括:将所述芯片的背面固定于所述胶膜的目标贴装区,利用键合引线将所述第一导电结构和所述第二导电结构电连接。
可选的,所述在所述胶膜的第一表面形成第二导电连接结构,包括:在所述胶膜的目标贴装区形成所述第二导电连接结构;
所述将所述芯片固定于所述胶膜的目标贴装区,并将所述第一导电连接结构与所述第二导电连接结构电连接,包括:将所述芯片的正面固定于所述胶膜的目标贴装区,利用导电凸块将所述第一导电连接结构与所述第二导电连接结构电连接。
可选的,所述在所述胶膜的第一表面形成第二导电连接结构,包括:
在所述胶膜的第一表面形成金属层,并对所述金属层进行图形化;
在图形化后的所述金属层的第一表面形成第一焊接金属层,以形成所述第二导电连接结构;
所述将所述第一导电连接结构与所述第二导电连接结构电连接,包括:将所述第一导电连接结构与所述第一焊接金属层电连接。
可选的,所述对所述芯片进行塑封,包括:
在所述胶膜的第一表面进行塑封以形成塑封层,所述塑封层分别包裹所述芯片、所述第一导电连接结构和所述第二导电连接结构。
可选的,所述将所述芯片固定于所述胶膜的目标贴装区,包括:
将所述胶膜的第二表面固定于临时载板;
将所述芯片贴装于所述胶膜的目标贴装区。
可选的,所述去除所述胶膜,包括:
将所述临时载板与所述胶膜分离,以去除所述临时载板;
将所述胶膜与所述芯片进行分离,以去除所述胶膜。
可选的,所述去除所述胶膜之后,还包括:
在所述金属层的第二表面上形成第二焊接金属层,以形成芯片封装体。
可选的,所述在所述金属层的第二表面上形成的第二焊接金属层,以形成芯片封装体之后,还包括:
将所述芯片封装体进行切割,形成多个独立的芯片封装结构。
本公开实施例的另一方面提供一种芯片封装结构,采用前文所述的芯片封装方法进行封装形成。
本公开的实施例的芯片封装方法及封装结构,该芯片封装方法,直接在胶膜上形成第二导电连接结构,芯片与第二导电连接结构连接并直接在胶膜上对芯片进行塑封后去除胶膜,通过在胶膜上形成的第二导电连接结构代替引线框架上的引脚,无需再提供引线框架,塑封层无需设置于引线框架,避免了塑封层与引线框架直接接触因应力不同冷却时产生翘曲,该封装方法可以减少封装结构产生翘曲,增加封装结构的可靠性。
本公开的实施例的芯片封装方法,无需将芯片固定于引线框架的基岛上,芯片可以直接与其他的芯片或者封装结构进行堆叠,降低了整个芯片封装器件的厚度,可实现低型方形扁平无引脚封装,使芯片封装器件趋向轻薄化发展;由于芯片可直接与其他的芯片或者封装模块进行堆叠,可实现散热效果最大化;由于芯片无需固定于引线框架的基岛,可以避免芯片与基岛之间因结合力弱出现分层现象,增加了整个芯片封装器件的可靠性。
本公开的实施例的芯片封装方法,由于不需要提供引线框架,减少了对引线框架进行半刻蚀等工艺,简化了工艺流程,节约了成本。
附图说明
图1为本公开实施例的一种芯片封装方法的流程示意图;
图2~图12为本公开实施例中第一实施例的一种芯片封装方法的封装工艺示意图;
图13为本公开实施例中第一实施例中形成的芯片封装结构的剖视图;
图14~图22为本公开实施例中第二实施例的一种芯片封装方法的封装工艺示意图;
图23为本公开实施例中第二实施例中形成的芯片封装结构的剖视图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案,下面结合附图和具体实施方式对本公开作进一步详细描述。
如图1所示,本公开实施例的第一实施例提供一种芯片封装方法S100,其中,本实施例中以芯片正装为例进行说明,所述封装方法S100包括:
S110、提供胶膜和芯片;其中,所述胶膜的第一表面具有目标贴装区,所述芯片的正面具有第一导电连接结构。
具体地,如图1至图12所示,本实施例中,提供胶膜110和芯片120。其中。胶膜110的第一表面具有目标贴装区111,目标贴装区111用来贴装芯片120。芯片120的正面具有第一导电连接结构121。其中,如图13所示,在本实施例中,第一导电连接结构121为设置于芯片120正面的铜焊盘。
需要说明的是,在本实施例种,胶膜110可以采用PI胶膜,也就是聚酰亚胺薄膜,也可以采用其他类型的胶膜,本实施例不作具体限定,可以根据实际需要进行限定。
S120、在所述胶膜的第一表面形成第二导电连接结构。
具体地,在胶膜110的目标贴装区111的外周形成第二导电连接结构130。其中,在本实施例中,形成第二导电连接结构130的具体步骤如下:
首先,如图2所示,提供胶膜110。如图3所示,通过沉积工艺在胶膜110的第一表面形成金属层140,采用刻蚀工艺并对金属层140进行图形化,形成如图4所示的第二导电连接结构130的形状。
需要说明的是,在本实施例中,金属层140为金属铜层,金属层140相当于现有技术的引线框架中各引线单元的引脚。
然后,如图5所示,通过电镀工艺在图形化后的金属层140的第一表面形成第一焊接金属层150,以形成第二导电连接结构130。也就是说,第二导电连接结构130包括图形化后的金属层140和第一焊接金属层150。其中,第一焊接金属层150的形状与金属层140的形状一致。
需要说明的是,在本实施例中,第一焊接金属层150可以采用金属银层,更易于与键合引线进行焊接。第一焊接金属层150相当于现有技术的引线框架中各引线单元引脚上的镀银层。
如图4所示,在本实施例中,第二导电连接结构130为围设在目标贴装区111***的四组导电结构,每组导电结构包括多个等间隔分布的呈矩形状的导电条。
S130、将所述芯片固定于所述胶膜的目标贴装区,并将所述第一导电连接结构与所述第二导电连接结构电连接。
示例性的,在本实施例中,将芯片120固定于胶膜110的目标贴装区111的具体步骤如下:
首先,如图6所示,将胶膜110的第二表面固定于临时载板160。
然后,如图7所示,将芯片120的背面通过粘结胶层贴装固定于胶膜110的目标贴装区域111。
示例性的,在本实施例中,将第一导电连接结构121与第二导电连接结构130电连接的具体步骤如下:
如图7、图8和图13所示,将键合引线170a的两端分别与第一导电结构121和第一焊接金属层150焊接,以将第一导电连接结构121与第二导电连接结构130电连接。在本实施例中,也就是说,将芯片120正面的焊盘与金属银层通过键合引线170a进行键合连接。第一焊接金属层150用于更好的与键合引线170a进行焊接。
S140、对所述芯片进行塑封。
如图9所示,在胶膜110的第一表面进行塑封以形成塑封层180,塑封层180分别包裹芯片120、第一导电连接结构121和第二导电连接结构130,分别对芯片120、第一导电连接结构121和第二导电连接结构130起到保护作用。塑封层180的材质包括但不限于环氧树脂,材质类型可以按照实际需要进行选择,本公开不做具体限定。
S150、去除所述胶膜。
示例性的,如图10所示,去除胶膜110的具体步骤如下:
首先,将临时载板160与胶膜110分离,以去除临时载板160。
其次,将胶膜110与芯片120进行分离,以去胶膜110。
示例性的,所述去除所述胶膜之后,所述芯片封装方法S100还包括:
如图10和图11所示,采用电镀工艺在金属层140的第二表面上形成第二焊接金属层190,以形成芯片封装体。第二焊接金属层190用于将芯片120的信号传输至外界环境,例如,第二焊接金属层190可以与焊球连接,以将芯片120的信号引出等。需要说明的是,在本实施例中,第二焊接金属层190采用金属锡层,可以更好的将芯片120信号引出。
示例性的,所述在所述金属层的第二表面上形成的第二焊接金属层,以形成芯片封装体之后,还包括:
如图12所示,将芯片封装体进行切割,形成多个独立的芯片封装结构。具体地,按照封装要求,对芯片封装体进行切割,形成多个独立的符合封装要求的芯片封装结构。切割后的芯片封装结构可以独立使用,也可以与其他的芯片或者封装模块进行堆叠连接等等。
如图1所示,本公开实施例的第二实施例提供一种芯片封装方法S100,其中,本实施例中以芯片倒装为例进行说明,所述封装方法S100包括:
S110、提供胶膜和芯片;其中,所述胶膜的第一表面具有目标贴装区,所述芯片的正面具有第一导电连接结构。
具体地,如图13至图22所示,本实施例中,提供胶膜110和芯片120。其中。胶膜110的第一表面具有目标贴装区111,目标贴装区111用来贴装芯片120。芯片120的正面具有第一导电连接结构(图中未示出)。其中,在本实施例中,第一导电连接结构121为设置于芯片120正面的焊盘。
需要说明的是,在本实施例种,胶膜110可以采用PI胶膜,也就是聚酰亚胺薄膜,也可以采用其他类型的胶膜,本实施例不作具体限定,可以根据实际需要进行限定。
S120、在所述胶膜的第一表面形成第二导电连接结构。
在本实施例中,在胶膜110的目标贴装区111形成第二导电连接结构130的具体步骤如下:
首先,如图14所示,提供胶膜110。如图15所示,通过沉积工艺在胶膜110的第一表面形成金属层140,采用刻蚀工艺并对金属层140进行图形化,形成如图16所示的第二导电连接结构130的形状。需要说明的是,在本实施例中,金属层140可以采用金属铜层。
然后,如图17所示,通过电镀工艺在图形化后的金属层140的第一表面形成第一焊接金属层150,以形成第二导电连接结构130,也就是说,第二导电连接结构130包括图形化后的金属层140和第一焊接金属层。其中,第一焊接金属层150的形状与金属层140的形状一致。需要说明的是,在本实施例中,第一焊接金属层150可以采用金属银层。
如图16所示,在本实施例中,第二导电连接结构130为设置在目标贴装区111的多个呈矩形阵列分布的导电凸块。其中,第二导电连接结构130的分布区域与目标贴装区111相对应。
S130、将所述芯片固定于所述胶膜的目标贴装区,并将所述第一导电连接结构与所述第二导电连接结构电连接。
示例性的,在本实施例中,将芯片120固定于胶膜110的目标贴装区111的具体步骤如下:
首先,如图18所示,将胶膜110的第二表面固定于临时载板160。
然后,如图19所示,将芯片120的正面固定于胶膜110的目标贴装区111。在本实施例中,也就是说,通过导电凸起170b将芯片120倒装于胶膜110的目标贴装区域111。在本实施例中,导电凸起170b呈球状。
示例性的,在本实施例中,将第一导电连接结构121与第二导电连接结构130电连接的具体步骤如下:
如图23所示,将导电凸起170b与第一焊接金属层150进行焊接,以将第一导电连接结构121与第二导电连接结构130电连接。在本实施例中,也就是说,将芯片120正面的焊盘通过导电凸起170b焊接于金属银层。需要说明的是,在本实施例中,芯片120正面的导电凸起170b与第二导电连接结构130一一对应。
S140、对所述芯片进行塑封。
如图20所示,在胶膜110的第一表面进行塑封以形成塑封层180,塑封层180分别包裹芯片120、第一导电连接结构121和第二导电连接结构130,分别对芯片120、第一导电连接结构121和第二导电连接结构130起到保护作用。塑封层180的材质包括但不限于环氧树脂,材质类型可以按照实际需要进行选择,本公开不做具体限定。
S150、去除所述胶膜。
示例性的,如图21所示,去除胶膜110的具体步骤如下:
首先,将临时载板160与胶膜110分离,以去除临时载板160。
其次,将胶膜110与芯片120进行分离,以去胶膜110。
示例性的,所述去除所述胶膜之后,所述芯片封装方法S100还包括:
采用电镀工艺在金属层140的第二表面上形成第二焊接金属层(图中未示出),以形成芯片封装体。第二焊接金属层用于将芯片120的信号传输至外界环境,例如,第二焊接金属层可以与焊球连接,以将芯片120的信号引出等。需要说明的是,在本实施例中,第二焊接金属层采用金属锡层,可以更好的将芯片120信号引出。
示例性的,所述在所述金属层的第二表面上形成的第二焊接金属层,以形成芯片封装体之后,还包括:
如图22所示,将芯片封装体进行切割,形成多个独立的芯片封装结构。具体地,按照封装要求,对芯片封装体进行切割,形成多个独立的符合封装要求的芯片封装结构。切割后的芯片封装结构可以独立使用,也可以与其他的芯片或者封装模块进行堆叠连接等等。
本公开的实施例的芯片封装方法及封装结构,该芯片封装方法,直接在胶膜上形成第二导电连接结构,芯片与第二导电连接结构连接,并直接在胶膜上对芯片进行塑封后去除胶膜,通过在胶膜上形成的第二导电连接结构代替引线框架上的引脚,无需再提供引线框架,塑封层无需设置于引线框架,避免了塑封层与引线框架直接接触因应力不同冷却时产生翘曲,该封装方法可以减少封装结构产生翘曲,增加封装结构的可靠性。
本公开的实施例的芯片封装方法,无需将芯片固定于引线框架的基岛上,芯片可以直接与其他的芯片或者封装结构进行堆叠,降低了整个芯片封装器件的厚度,可实现低型方形扁平无引脚封装,使芯片封装器件趋向轻薄化发展;由于芯片可直接与其他的芯片或者封装模块进行堆叠,可实现散热效果最大化;由于芯片无需固定于引线框架的基岛,可以避免芯片与基岛之间因结合力弱出现分层现象,增加了整个芯片封装器件的可靠性。
本公开的实施例的芯片封装方法,由于不需要提供引线框架,减少了对引线框架进行半刻蚀等工艺,简化了工艺流程,节约了成本。
本公开实施例的第三实施例提供一种芯片封装结构,采用前文所述的芯片封装方法S100进行封装形成。对于芯片封装方法S100的具体过程前文已经进行详细描述,在此不再赘述。
本公开实施例的芯片封装结构,无需引线框架,芯片与第二导电连接结构连接,并直接在胶膜上形成包裹芯片的塑封层,塑封层无需设置于引线框架,避免了塑封层与引线框架直接接触因应力不同冷却时产生翘曲,该封装方法可以减少封装结构产生翘曲,增加封装结构的可靠性。
本公开的实施例的芯片封装结构,无需将芯片固定于引线框架的基岛上,芯片可以直接与其他的芯片或者封装结构进行堆叠,降低了整个芯片封装器件的厚度,可实现低型方形扁平无引脚封装,使芯片封装器件趋向轻薄化发展;由于芯片可直接与其他的芯片或者封装模块进行堆叠,可实现散热效果最大化;由于芯片无需固定于引线框架的基岛,可以避免芯片与基岛之间因结合力弱出现分层现象,增加了整个芯片封装器件的可靠性。
本公开的实施例的芯片封装结构,由于不需要提供引线框架,节约了成本。
可以理解的是,以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式,然而本公开并不局限于此。对于本领域内的普通技术人员而言,在不脱离本公开的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本公开的保护范围。
Claims (10)
1.一种芯片封装方法,其特征在于,所述方法包括:
提供胶膜和芯片;其中,所述胶膜的第一表面具有目标贴装区,所述芯片的正面具有第一导电连接结构;
在所述胶膜的第一表面形成第二导电连接结构;
将所述芯片固定于所述胶膜的目标贴装区,并将所述第一导电连接结构与所述第二导电连接结构电连接;
对所述芯片进行塑封;
去除所述胶膜。
2.根据权利要求1所述的方法,其特征在于,
所述在所述胶膜的第一表面形成第二导电连接结构,包括:在所述胶膜的目标贴装区的外周形成所述第二导电连接结构;
所述将所述芯片固定于所述胶膜的目标贴装区,将所述第一导电连接结构与所述第二导电连接结构电连接,包括:将所述芯片的背面固定于所述胶膜的目标贴装区,利用键合引线将所述第一导电结构和所述第二导电结构电连接。
3.根据权利要求1所述的方法,其特征在于,
所述在所述胶膜的第一表面形成第二导电连接结构,包括:在所述胶膜的目标贴装区形成所述第二导电连接结构;
所述将所述芯片固定于所述胶膜的目标贴装区,并将所述第一导电连接结构与所述第二导电连接结构电连接,包括:将所述芯片的正面固定于所述胶膜的目标贴装区,利用导电凸块将所述第一导电连接结构与所述第二导电连接结构电连接。
4.根据权利要求1至3任一项所述的方法,其特征在于,所述在所述胶膜的第一表面形成第二导电连接结构,包括:
在所述胶膜的第一表面形成金属层,并对所述金属层进行图形化;
在图形化后的所述金属层的第一表面形成第一焊接金属层,以形成所述第二导电连接结构;
所述将所述第一导电连接结构与所述第二导电连接结构电连接,包括:将所述第一导电连接结构与所述第一焊接金属层电连接。
5.根据权利要求1至3任一项所述的方法,其特征在于,所述对所述芯片进行塑封,包括:
在所述胶膜的第一表面进行塑封以形成塑封层,所述塑封层分别包裹所述芯片、所述第一导电连接结构和所述第二导电连接结构。
6.根据权利要求1至3任一项所述的方法,其特征在于,所述将所述芯片固定于所述胶膜的目标贴装区,包括:
将所述胶膜的第二表面固定于临时载板;
将所述芯片贴装于所述胶膜的目标贴装区。
7.根据权利要求6所述的方法,其特征在于,所述去除所述胶膜,包括:
将所述临时载板与所述胶膜分离,以去除所述临时载板;
将所述胶膜与所述芯片进行分离,以去除所述胶膜。
8.根据权利要求4所述的方法,其特征在于,所述去除所述胶膜之后,还包括:
在所述金属层的第二表面上形成第二焊接金属层,以形成芯片封装体。
9.根据权利要求8所述的方法,其特征在于,所述在所述金属层的第二表面上形成的第二焊接金属层,以形成芯片封装体之后,还包括:
将所述芯片封装体进行切割,形成多个独立的芯片封装结构。
10.一种芯片封装结构,其特征在于,采用权利要求1至9任一项所述的芯片封装方法进行封装形成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311161317.9A CN117096036A (zh) | 2023-09-11 | 2023-09-11 | 芯片封装方法及封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311161317.9A CN117096036A (zh) | 2023-09-11 | 2023-09-11 | 芯片封装方法及封装结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117096036A true CN117096036A (zh) | 2023-11-21 |
Family
ID=88775325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202311161317.9A Pending CN117096036A (zh) | 2023-09-11 | 2023-09-11 | 芯片封装方法及封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN117096036A (zh) |
-
2023
- 2023-09-11 CN CN202311161317.9A patent/CN117096036A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI772672B (zh) | 晶片封裝方法及晶片結構 | |
US5929517A (en) | Compliant integrated circuit package and method of fabricating the same | |
US6642610B2 (en) | Wire bonding method and semiconductor package manufactured using the same | |
US7326592B2 (en) | Stacked die package | |
USRE39603E1 (en) | Process for manufacturing semiconductor device and semiconductor wafer | |
US7679178B2 (en) | Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof | |
US20040113284A1 (en) | Method for making an enhanced die-up ball grid array package with two substrates | |
US20010048591A1 (en) | Microelectronics component with rigid interposer | |
US6429530B1 (en) | Miniaturized chip scale ball grid array semiconductor package | |
WO2003083956A2 (en) | Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package | |
KR100666919B1 (ko) | 반도체 패키지용 접착 시트, 이를 포함하는 반도체 소자,이를 포함하는 멀티 스택 패키지, 반도체 소자의 제조 방법및 멀티 스택 패키지의 제조 방법 | |
CN217035634U (zh) | 芯片封装结构及芯片结构 | |
KR20060101385A (ko) | 반도체 장치 및 그 제조 방법 | |
US5757068A (en) | Carrier film with peripheral slits | |
US8217517B2 (en) | Semiconductor device provided with wire that electrically connects printed wiring board and semiconductor chip each other | |
US5559305A (en) | Semiconductor package having adjacently arranged semiconductor chips | |
CN110265307B (zh) | 制造半导体封装方法及其封装结构 | |
US6339253B1 (en) | Semiconductor package | |
CN113725096B (zh) | 半导体封装方法及半导体封装结构 | |
CN117096036A (zh) | 芯片封装方法及封装结构 | |
KR100769204B1 (ko) | 반도체 패키지 및 그 제조방법 | |
KR100487135B1 (ko) | 볼그리드어레이패키지 | |
JP4130277B2 (ja) | 半導体装置および半導体装置の製造方法 | |
KR100401497B1 (ko) | 적층형 멀티 칩 패키지 및 그 제조방법 | |
JP4656766B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |