CN117059672A - 一种集成sbd的半导体器件及其制作方法 - Google Patents

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Abstract

本申请提供了一种集成SBD的半导体器件及其制作方法，涉及半导体技术领域。该集成SBD的半导体器件包括：第一类型外延片；位于平面区表层的第二类型阱区，第二类型阱区与凸起区相邻；位于第二类型阱区表层的第一掺杂区与第二掺杂区；部分位于第二掺杂区表层的倾斜掺杂区，且倾斜掺杂区的另一部分延伸至凸起区下方的非阱区内；倾斜掺杂区的宽度小于第二掺杂区的宽度；位于凸起区内且靠近第二类型阱区一侧的第三掺杂区；位于第二类型阱区表面的栅极结构；位于第一掺杂区、第二掺杂区、倾斜掺杂区以及凸起区表面的接触层，其中，接触层与凸起区中除第三掺杂区以外的区域形成肖特基接触。本申请具有提高了器件电性能与可靠性，降低成本的优点。

Description

一种集成SBD的半导体器件及其制作方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种集成SBD的半导体器件及其制作方法。
背景技术
在某些特定的电路拓扑应用下，如在DCDC的BUCK降压变换器中， SiC MOSFET工作在第三象限是很常见的，最初提出的方案是在SiC MOSFET中通过体二极管来进行第三象限的电流流动，但目前的体二极管无论在常温下或是高温下均存在电性能和可靠性较差的问题。
因此，目前需要单独反并联SiC二极管来绕过双极型的体二极管，才能实现更好的动态性能和可靠性，但是额外增加的二极管芯片面积，增加了成本，同时增加了无源元件进而冷却元件的数量，模块封装成本大大提高，电路拓扑设计变复杂，***的功率密度降低。
综上，现有技术中存在体二极管电性能与可靠性较差，反并联二极管存在成本高、面积大等问题。
发明内容
本申请的目的在于提供一种集成SBD的半导体器件及其制作方法，解决现有技术中存在的体二极管电性能与可靠性较差，反并联二极管存在成本高、面积大的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
一方面，本申请实施例提供了一种集成SBD的半导体器件，所述集成SBD的半导体器件包括：
第一类型外延片；其中，所述外延片包括凸起区与平面区，且所述凸起区的高度大于所述平面区的高度；
位于所述平面区表层的第二类型阱区，所述第二类型阱区与所述凸起区相邻；
位于所述第二类型阱区表层的第一掺杂区与第二掺杂区，所述第一掺杂区与第二掺杂区接触，所述第二掺杂区与所述凸起区相邻；
部分位于所述第二掺杂区表层的倾斜掺杂区，且所述倾斜掺杂区的另一部分延伸至所述凸起区下方的非阱区内；所述倾斜掺杂区的宽度小于所述第二掺杂区的宽度；
位于所述凸起区内且靠近所述第二类型阱区一侧的第三掺杂区；所述第一掺杂区为第一类型掺杂区，所述第二掺杂区、所述倾斜掺杂区以及所述第三掺杂区均为第二类型掺杂区；
位于所述第二类型阱区表面的栅极结构；
位于所述第一掺杂区、第二掺杂区、倾斜掺杂区以及所述凸起区表面的接触层，其中，所述接触层与所述凸起区中除所述第三掺杂区以外的区域形成肖特基接触；
位于所述接触层表面的第一金属层以及位于所述外延片背面的第二金属层。
可选地，所述第三掺杂区、所述倾斜掺杂区、所述第二掺杂区均为重掺杂，且所述第三掺杂区、所述倾斜掺杂区、所述第二掺杂区以及所述第二类型阱区的掺杂浓度依次降低。
可选地，所述倾斜掺杂区的尺寸满足公式：
L＞0，W＞0；
其中，L表示所述第三掺杂区与倾斜掺杂区沿远离所述第一掺杂区的边沿宽度差值；W表示所述第二掺杂区与所述倾斜掺杂区的深度差值。
可选地，所述倾斜掺杂区的离子注入角度为30°~45°。
可选地，所述接触层与所述第三掺杂区、所述第二掺杂区以及所述倾斜掺杂区形成欧姆接触。
可选地，所述凸起区设置为圆弧形。
可选地，所述外延片包括第一类型衬底及位于所述第一类型衬底一侧的第一类型外延层，所述第一类型外延层为轻掺杂，所述外延片还包括位于所述凸起区下方的第四掺杂区，所述第四掺杂区为第一类型掺杂区且所述第四掺杂区为重掺杂。
可选地，所述栅极结构包括：
部分位于所述第二类型阱区表面的栅氧层；
位于所述栅氧层表面的掺杂多晶硅层；
与所述掺杂多晶硅层连接的栅极金属层。
可选地，所述第一类型为N型，所述第二类型为P型。
另一方面，本申请实施例还提供了一种集成SBD的半导体器件制作方法，用于制作上述的半导体器件，所述集成SBD的半导体器件制作方法包括：
提供第一类型外延片；
基于所述第一类型外延片的设定区域进行离子注入，以形成第三掺杂区；
对所述外延片进行刻蚀，并形成凸起区与平面区，且所述凸起区的高度大于所述平面区的高度，所述第三掺杂区位于所述凸起区内；
基于所述平面区表层制作第二类型阱区，所述第二类型阱区与所述凸起区相邻；
基于所述第二类型阱区表层制作第一掺杂区与第二掺杂区，所述第一掺杂区与第二掺杂区接触，所述第二掺杂区与所述凸起区相邻；
制作部分位于所述第二掺杂区表层的倾斜掺杂区，且所述倾斜掺杂区的另一部分延伸至所述凸起区下方的非阱区内；所述倾斜掺杂区的宽度小于所述第二掺杂区的宽度；
所述第一掺杂区为第一类型掺杂区，所述第二掺杂区、所述倾斜掺杂区以及所述第三掺杂区均为第二类型掺杂区；
基于所述第二类型阱区表面制作栅极结构；
基于所述第一掺杂区、第二掺杂区、倾斜掺杂区以及所述凸起区表面制作接触层，其中，所述接触层与所述凸起区中除所述第三掺杂区以外的区域形成肖特基接触；
基于所述接触层表面制作第一金属层以及基于所述外延片背面制作第二金属层。
相对于现有技术，本申请实施例具有以下有益效果：
本申请提供了一种集成SBD的半导体器件及其制作方法，该集成SBD的半导体器件包括：第一类型外延片；其中，外延片包括凸起区与平面区，且凸起区的高度大于平面区的高度；位于平面区表层的第二类型阱区，第二类型阱区与凸起区相邻；位于第二类型阱区表层的第一掺杂区与第二掺杂区，第一掺杂区与第二掺杂区接触，第二掺杂区与凸起区相邻；部分位于第二掺杂区表层的倾斜掺杂区，且倾斜掺杂区的另一部分延伸至凸起区下方的非阱区内；倾斜掺杂区的宽度小于第二掺杂区的宽度；位于凸起区内且靠近第二类型阱区一侧的第三掺杂区；第一掺杂区为第一类型掺杂区，第二掺杂区、倾斜掺杂区以及第三掺杂区均为第二类型掺杂区；位于第二类型阱区表面的栅极结构；位于第一掺杂区、第二掺杂区、倾斜掺杂区以及凸起区表面的接触层，其中，接触层与凸起区中除第三掺杂区以外的区域形成肖特基接触；位于接触层表面的第一金属层以及位于外延片背面的第二金属层。由于本申请提供的器件中，在凸起区集成了肖特基二极管（SBD），当半导体器件工作于第三象限时，通过集成的肖特基二极管实现电流流动，改善了传统PN结体二极管与外部反并联二极管的电性能与可靠性，降低器件成本。同时，通过引入倾斜掺杂区与第三掺杂区，进一步提升了器件的电性能与可靠性。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为现有技术中N型常关型MOS管的一种电气符号图。
图2为现有技术中N型常关型MOS管的另一种电气符号图。
图3为本申请实施例中提供的集成SBD的半导体器件的剖面示意图。
图4为本申请实施例中提供的外延层的剖面示意图。
图5为本申请实施例中提供的集成SBD的半导体器件的简化示意图。
图6为本申请的实施例提供的MOSFET的等效电路示意图。
图7为本申请的实施例提供的S104对应的剖面示意图。
图8为本申请的实施例提供的S106对应的剖面示意图。
图9为本申请的实施例提供的S108对应的剖面示意图。
图10为本申请的实施例提供制作第一掺杂区对应的剖面示意图。
图11为本申请的实施例提供制作第二掺杂区对应的剖面示意图。
图12为本申请的实施例提供的S112对应的剖面示意图。
图13为本申请的实施例提供的表面形成栅氧层后对应的剖面示意图。
图14为本申请的实施例提供的沉积多晶硅层后对应的剖面示意图。
图15为本申请的实施例提供的沉积层间介质层并刻蚀后对应的剖面示意图。
图16为本申请的实施例提供的S116对应的部分剖面示意图。
图17为本申请的实施例提供的图15进行开孔后对应的部分剖面示意图。
图标：
101-衬底；102-外延层；103-阱区；104-第一掺杂区；105-第二掺杂区；106-倾斜掺杂区；107-第三掺杂区；108-栅极结构；1081-栅氧层；1082-掺杂多晶硅层；1083-层间介质层；109-第一接触层；110-第二接触层；111-第一金属层；112-第二金属层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
如图1所示，是N型常关型MOS管的一种电气符号图，其中，G表示栅极，S表示源极，D表示漏极，正如背景技术中所述，在正常工况下，当栅极连接的电压大于阈值电压时，MOS管导通，此时电流从漏极流向源极；当栅极连接的电压小于阈值电压时，则MOS管关断，此时电流无法从漏极流向源极，该工况也为MOS管工作于第一象限的工况。然而，在某些特定的电路拓扑应用下，需要电流从源极流向漏极，即MOS管工作于第三象限，例如在DCDC的BUCK降压变换器中，需要MOS管工作于第三象限。在该工况下，一般通过图1中右侧的二极管实现第三象限的电流流动。
在具体实现上，该二极管一般由MOS管的体二极管实现，但目前的SiC MOSFET的体二极管存在以下问题：
常温下，PN结体二极管的开启电压较高，通态损耗较大，同时衬底（基平面位错）缺陷容易造成双极退化导致高的开关损耗，甚至造成漏电流增加，击穿降低；而在高温下，双极型PN结反向恢复电荷Qrr大会导致高的开关功率损失等问题。
因此，SiC MOSFET的体二极管不具备应用端所需要的性能和可靠性指标。
在此基础上，在现有技术中另一种实现中，在MOS管上单独反并联SiC二极管来绕过双极性的体二极管，可以实现更好的动态性能和可靠性，即在MOS管外部独立连接一个二极管，并形成图2所示的电路结构。如图2中，1表示体二极管，2表示外部单独连接的肖特基二极管。
但该实现方式存在以下问题：
额外增加了二极管芯片面积，增加了成本，同时增加了无源元件进而冷却元件的数量，模块封装成本大大提高，电路拓扑设计变复杂，***的功率密度降低。尤其是更高压和更大电流的应用领域，如需要更快的百公里加速、超跑等电动车驱动电机应用，又或者是轨道交通和电网应用，以上问题将更为严重。此外，即使外部反并联SiC二极管，瞬态开关总有部分能量要作用于BPD，仍存在性能和可靠性风险。
综上，现有技术中存在MOS管需要工作在第三象限的工况时，存在体二极管电性能与可靠性较差，反并联二极管存在成本高、面积大等问题。
有鉴于此，本申请实施例提供了一种集成SBD的半导体器件，请参阅图3，该器件包括：
第一类型外延片；其中，外延片包括凸起区与平面区，且凸起区的高度大于平面区的高度；位于平面区表层的第二类型阱区103，第二类型阱区103与凸起区相邻；位于第二类型阱区103表层的第一掺杂区104与第二掺杂区105，第一掺杂区104与第二掺杂区105接触，第二掺杂区105与凸起区相邻；部分位于第二掺杂区105表层的倾斜掺杂区106，且倾斜掺杂区106的另一部分延伸至凸起区下方的非阱区103内；倾斜掺杂区106的宽度小于第二掺杂区105的宽度；位于凸起区内且靠近第二类型阱区103一侧的第三掺杂区107；第一掺杂区104为第一类型掺杂区，第二掺杂区105、倾斜掺杂区106以及第三掺杂区107均为第二类型掺杂区；位于第二类型阱区103表面的栅极结构108；位于第一掺杂区104、第二掺杂区105、倾斜掺杂区106以及凸起区表面的接触层，其中，接触层与凸起区中除第三掺杂区107以外的区域形成肖特基接触；位于接触层表面的第一金属层111以及位于外延片背面的第二金属层112。
其中，本申请提供的半导体器件为SiC MOSFET，由于本申请中，接触层与凸起区中除第三掺杂区107以外的区域形成肖特基接触，因此在该器件中，集成了肖特基二极管（SBD），当该器件需要工作于第三象限时，则通过肖特基二极管形成源漏之间的通路。
通过器件中集成SBD的方式，改进了传统PN结体二极管的性能，一方面使得常温下二极管器件开启电压降低，通态损耗减小，更早的第三象限开启电压有利于提高MOSFET的浪涌处理能力，同时SBD为多子器件，无需考虑少子寿命问题，使得高温下减少了反向恢复电荷Qrr，缩短了反向恢复时间trr，降低了开关功率损耗；另一方面，避免了双极退化问题，降低了功率损耗，减小了器件漏电流，提高了器件击穿电压。
当然地，通过器件中集成SBD的方式，也改进了外部反并联二极管的性能，在实现更好的动态性能和可靠性的基础上，降低了额外的芯片成本和无源元件、冷却元件带来的成本，简化了电路拓扑结构和封装结构，降低了开关损耗，提高了***功率密度和效率。
此外，通过引入第三掺杂区107与倾斜掺杂区106，一方面可灵活调整SBD电流通道结构来调整合适的正向电流规格，另一方面能够灵活调节掩蔽深度，更好的屏蔽SBD肖特基表面电场，降低漏电流，提高击穿电压；其中由于倾斜掺杂区106的存在，可以改变外延层102结构，根据电荷耦合调制的原理，在集成SBD中形成新的双三角电场分布，且大大降低尖峰电场强度，能够进一步提高器件的击穿电压。
在一种实现方式中，本申请所述的第一类型为N型，第二类型为P型，通过离子注入不同的掺杂元素，可以实现不同的掺杂类型。
其中，栅极结构108包括：部分位于第二类型阱区103表面的栅氧层1081；位于栅氧层1081表面的掺杂多晶硅层1082；与掺杂多晶硅层1082连接的栅极金属层。栅极结构108为现有结构，在此不再进行赘述。
其中，外延片包括第一类型衬底101及位于第一类型衬底101一侧的第一类型外延层102，第一类型外延层102为轻掺杂，外延片还包括位于凸起区下方的第四掺杂区，可以根据实际需求调节第四掺杂区的掺杂浓度，例如，第四掺杂区为第一类型掺杂区且第四掺杂区为重掺杂。
即本申请中，衬底101采用N+型衬底101，外延层102采用N-型外延层102，本申请并不对衬底101与外延层102的具体材料进行限定，示例性地，衬底101与外延层102均可以采用SiC材料。
请参阅图4，图4中，A表示外延层102的凸起区，除该区域外，其余外延层102表面的其它区域为平面区，图中B即表示平面区。可以看出，凸起区的高度会大于平面区的高度，且平面区的表面为一平面，可以理解地，在平面区上，设置有第二类型阱区103，需要说明的是，为了便于理解，本申请的附图中，图中示出了两个第二类型阱区103，左侧的第二类型阱区103会形成一个MOS器件，右侧的第二类型阱区103也会形成一个MOS器件，且两个MOS器件与一个凸起区实现集成，凸起区中形成二极管，即两个MOS器件与一个二极管实现集成。以左侧MOS器件为例，其第二类型阱区103的右侧边与凸起区的左侧边位于同一平面，并且，将凸起区下方的区域（图中箭头C标注的区域）定义为第四掺杂区，第四掺杂区位于凸起区的正下方，且第四掺杂区的厚度小于或等于第二类型阱区103的厚度。
对于第四掺杂区而言，可以对其不做处理，使得其掺杂浓度与下方的外延层102的掺杂浓度相同；当然地，也可对该区域选择合适的掺杂浓度，例如，在第四掺杂区采用重掺杂，其掺杂浓度大于下方的外延层102的掺杂浓度，该结构可通过多次外延工艺制作形成。
通过设置倾斜掺杂区106，并优化第四掺杂区的掺杂浓度，可以实现在得到较小的正向导通电阻同时大大提高器件的反向特性，缓解了二者之间的矛盾，对于提高整个MOSFET的击穿电压也是有利的，进而最终实现MOSFET器件更好的综合性能与可靠性。
作为一种实现方式，第三掺杂区107、倾斜掺杂区106、第二掺杂区105均为高掺杂，且第三掺杂区107、倾斜掺杂区106、第二掺杂区105以及第二类型阱区103的掺杂浓度依次降低。同时，倾斜掺杂区106的尺寸满足公式：
L＞0，W＞0；
其中，L表示第三掺杂区107与倾斜掺杂区106沿远离第一掺杂区104的边沿宽度差值；W表示第二掺杂区105与倾斜掺杂区106的深度差值。
其中，接触层与第三掺杂区107、第二掺杂区105以及倾斜掺杂区106形成欧姆接触，当然地，接触层与第一掺杂区104之间也形成欧姆接触。本申请中，并不对具体的接触层材料进行限定，例如，接触层的材料可以选择Ni或其他金属材料。当选择Ni金属作为接触层材料时，其可以与N型掺杂区、P型掺杂区均形成良好的欧姆接触。
通过上述掺杂浓度的设置，可以在引入倾斜掺杂区106，相当于增大了第三掺杂区107的等效面积，在出现载流子大注入时，如出现大浪涌电流等异常工况时，由于电导调制效应，使得器件的双极导通电阻降低，远小于沟道电阻，避免大浪涌电流流往沟道区并注入栅极氧化物，实现器件更强的浪涌电流处理能力，也可避免MOSFET阈值电压Vt的漂移。
并且，通过引入倾斜掺杂区106，降低了部分第二掺杂区105的电阻，有利于降低MOSFET寄生NPN晶体管的基极电阻RB，同时使异常大电流远离基区位置，尽可能旁路掉寄生NPN晶体管，从而避免了寄生NPN晶体管开启的风险，有效防止dV/dt失效，雪崩失效，短路失效，提高MOSFET器件可靠性。
此外，通过引入倾斜掺杂区106，和第三掺杂区107、第二掺杂区105及第二类型阱区103产生综合调制效应，此结构的引入相当于在电流通路上引入具有自动缓冲抑制作用的PN结耗尽区等效电阻电容，当出现异常工况时，器件可自动灵活扩展不同位置的PN耗尽区，进而自动产生不同大小的耗尽层等效电阻电容，自动抑制EMI电磁干扰、振荡、浪涌等问题，最终使得器件抗电磁干扰、振荡、浪涌的能力更佳，器件可靠性更高。
下面进行详细分析：
为了便于说明，请参阅图5，图5示出了本申请实施例提供的集成SBD的半导体器件的简化示意图。其中，与图3所示的剖面结构对应，PW表示第二类型阱区103，NP表示第一掺杂区104，PP表示第二掺杂区105，位于倾斜区域内的P+表示倾斜掺杂区106，位于凸起区内的P+表示第三掺杂区107，Ni与Ti/TiN表示接触层，GAOX表示栅氧层1081，GAPLY表示掺杂多晶硅层1082，ILD表示层间介质层1083，Al表示第一金属层111，其中，与掺杂多晶硅层1082连接的Al表示栅极金属。图中L表示第三掺杂区107与倾斜掺杂区106沿远离第一掺杂区104的边沿宽度差值；W表示第二掺杂区105与倾斜掺杂区106的深度差值。并且，通过接触层Ti/TiN实现与外延层102凸起区的肖特基接触，通过Ni实现欧姆接触。
对于该器件而言，第一金属层111作为源极，第二金属层112作为漏极，当该器件正常工作于第一象限时，此时栅极金属连接的电压大于阈值电压，在电场作用下，栅氧层1081下方的阱区103，靠近栅氧层1081的位置形成反型层，此时电流从漏极流向源极，如图中箭头X所示。而当需要器件工作于第三象限时，则电流如箭头Y所示，通过集成的肖特基二极管形成电流通路；而当出现大浪涌电流等异常工况时，电流通路如箭头Z所示，并且，由于电导调制效应，使得器件的双极导通电阻降低，远小于沟道电阻，避免大浪涌电流流往沟道区并注入栅极氧化物，实现器件更强的浪涌电流处理能力，也可避免MOSFET器件阈值电压Vt的漂移，也即通过设置倾斜掺杂区106域第三掺杂区107，及其对应的掺杂浓度设置，当出现大浪涌电流等异常工况时，浪涌大电流优先沿箭头Z 的方向流出，因此避免了对栅极区域造成影响，对器件栅极区域实现了保护。
图6示出了另一种MOSFET的等效电路示意图，图中，5表示体二极管，6表示寄生NPN晶体管，7表示外接的肖特基二极管，由图5可知，若寄生NPN晶体管开启，则电流可能从NPN晶体管流过，此时将会引起MOSFET晶体管的dV/dt失效，雪崩失效，短路失效，进而将影响MOSFET器件的可靠性。
结合到图5中，第一掺杂区104、第二掺杂区105以及N-外延层102形成了器件的寄生NPN晶体管，第二掺杂区105作为该寄生NPN晶体管的基极，在此基础上，通过因此倾斜掺杂区106，有利于降低MOSFET寄生NPN晶体管的基极电阻RB，同时使异常大电流远离基区位置，尽可能旁路掉寄生NPN晶体管，从而避免了寄生NPN晶体管开启的风险，有效防止器件dV/dt失效，雪崩失效，短路失效，提高MOSFET器件可靠性。
并且，由于倾斜掺杂区106、第三掺杂区107、第二掺杂区105及第二类型阱区103为掺杂浓度均不相同的P型区，因此倾斜掺杂区106、第三掺杂区107、第二掺杂区105及第二类型阱区103产生综合调制效应，相当于在电流通路上引入具有自动缓冲抑制作用的PN结耗尽区等效电阻电容，当出现异常工况时，器件可自动灵活扩展不同位置的PN耗尽区，进而自动产生不同大小的耗尽层等效电阻电容，自动抑制EMI电磁干扰、振荡、浪涌等问题。
作为一种实现方式，倾斜掺杂区106的离子注入角度为30°~45°，优选地，该注入角度选择45°。当注入角度选择45°时，一方面，更容易优化器件设计，实现在得到较小的正向导通电阻同时大大提高器件的反向特性，优化空间更大；另一方面，对第二掺杂区105和第三掺杂区107的综合影响最小，器件抗电磁干扰、振荡、浪涌的能力更佳，器件可靠性更高。
此外，可以设定第三掺杂区107的宽度较小，提高整个器件的集成度，功率密度更高，器件成本更低，为了使集成的SBD拥有好的抗浪涌大电流特性，在一种实现方式中，倾斜掺杂区106与第三掺杂区107的面积相同，且倾斜掺杂区106的宽度小于第二掺杂区105的宽度。
并且，由于在引入倾斜掺杂区106后，相当于增大了第三掺杂区107的等效深度，因此可以降低第三掺杂区107凸出来的高度，也即降低了凸起区的高度，减小了刻蚀深度，降低了刻蚀工艺难度，工艺成本更低。
在一种实现方式中，凸起区也可以设置为圆弧形，此时集成的二极管顶部为圆弧形时，位于凸起区的二极管侧壁无多余的SiO2和多晶硅，同时Ni金属覆盖圆弧侧壁，器件电性能与可靠性将得到进一步提升。
基于上述实现方式，本申请实施例还提供了一种集成SBD的半导体器件制作方法，用于制作上述的SBD的半导体器件，该集成SBD的半导体器件制作方法包括：
S102，提供第一类型外延片；
S104，基于第一类型外延片的设定区域进行离子注入，以形成第三掺杂区107；
S106，对外延片进行刻蚀，并形成凸起区与平面区，且凸起区的高度大于平面区的高度，第三掺杂区107位于凸起区内；
S108，基于平面区表层制作第二类型阱区103，第二类型阱区103与凸起区相邻；
S110，基于第二类型阱区103表层制作第一掺杂区104与第二掺杂区105，第一掺杂区104与第二掺杂区105接触，第二掺杂区105与凸起区相邻；
S112，制作部分位于第二掺杂区105表层的倾斜掺杂区106，且倾斜掺杂区106的另一部分延伸至凸起区下方的非阱区103内；倾斜掺杂区106的宽度小于第二掺杂区105的宽度；第一掺杂区104为第一类型掺杂区，第二掺杂区105、倾斜掺杂区106以及第三掺杂区107均为第二类型掺杂区；
S114，基于第二类型阱区103表面制作栅极结构108；
S116，基于第一掺杂区104、第二掺杂区105、倾斜掺杂区106以及凸起区表面制作接触层，其中，接触层与凸起区中除第三掺杂区107以外的区域形成肖特基接触；
S118，基于接触层表面制作第一金属层111以及基于外延片背面制作第二金属层112。
其中，外延片包括衬底101与外延层102，衬底101采用N+掺杂，外延层102采用N-掺杂，请参阅图7，首先在外延层102的设定区域进行离子注入，以形成第三掺杂区107，在实际应用中，可通过掩膜工艺实现设定区域的离子注入。
需要说明的是，当需要调整第四掺杂区的离子浓度时，则先外延一层N-外延层102，然后再离子注入第四掺杂区域，再外延一层N-外延层102即可，在此不做赘述。
接着，请参阅图8，对外延层102进行刻蚀，并形成凸起区与平面区，且凸起区的高度大于平面区的高度，同时第三掺杂区107位于凸起区内。其中，刻蚀深度与离子注入深度相等，并且，将第三掺杂区107侧边的区域全部刻蚀。
请参阅图9，基于平面区表层制作第二类型阱区103，第二类型阱区103与凸起区相邻，第二类型阱区103为P型区。
请参阅图10，在第二类型阱区103表层通过离子注入形成第一掺杂区104，接着，请参阅图11，通过离子注入形成第二掺杂区105，第一掺杂区104与第二掺杂区105接触，第二掺杂区105与凸起区相邻，其中，第一掺杂区104为N型区，第二掺杂区105为P型区。
请参阅图12，继续倾斜离子注入，一般地，注入角度为30°~45°，例如，选择45°离子注入。
在实际实现中，为了保护第三掺杂区107，可以通过侧墙工艺在第三掺杂区107的侧壁形成注入保护，例如，可以在图11示意结构的表面沉积二氧化硅层，之后再刻蚀去除二氧化硅层，则在第三掺杂区107的侧壁形成侧墙。在进行倾斜离子注入时，由于侧墙的保护，倾斜离子注入不会对第三掺杂区107造成影响。
接着，继续栅极区域的制作，请参阅图13，首先在表面形成栅氧层1081，例如，通过热氧化工艺形成栅氧层1081。请参阅图14，继续沉积掺杂多晶硅层1082后进行掺杂多晶硅刻蚀。请参阅图15，继续沉积层间介质层1083，并进行层间介质层1083刻蚀。
请参阅图16，继续沉积接触层，其中，本申请提供的接触层包括第一接触层109与第二接触层110，第一接触层109采用Ti/TiN材料的，第二接触层110采用Ni材料，通过第一接触层109与外延层102之间形成肖特基接触，通过第二接触层110形成欧姆接触。
请参阅图17，对层间介质层1083进行开孔，接着，如图2所示，沉积第一金属层111与第二金属层112，完成半导体器件的制作。
综上所述，本申请提供了一种集成SBD的半导体器件及其制作方法，该集成SBD的半导体器件包括：第一类型外延片；其中，外延片包括凸起区与平面区，且凸起区的高度大于平面区的高度；位于平面区表层的第二类型阱区103，第二类型阱区103与凸起区相邻；位于第二类型阱区103表层的第一掺杂区104与第二掺杂区105，第一掺杂区104与第二掺杂区105接触，第二掺杂区105与凸起区相邻；部分位于第二掺杂区105表层的倾斜掺杂区106，且倾斜掺杂区106的另一部分延伸至凸起区下方的非阱区103内；倾斜掺杂区106的宽度小于第二掺杂区105的宽度；位于凸起区内且靠近第二类型阱区103一侧的第三掺杂区107；第一掺杂区104为第一类型掺杂区，第二掺杂区105、倾斜掺杂区106以及第三掺杂区107均为第二类型掺杂区；位于第二类型阱区103表面的栅极结构108；位于第一掺杂区104、第二掺杂区105、倾斜掺杂区106以及凸起区表面的接触层，其中，接触层与凸起区中除第三掺杂区107以外的区域形成肖特基接触；位于接触层表面的第一金属层111以及位于外延片背面的第二金属层112。由于本申请提供的器件中，在凸起区集成了肖特基二极管（SBD），当半导体器件工作于第三象限时，通过集成的肖特基二极管实现电流流动，改善了传统PN结体二极管与外部反并联二极管的电性能与可靠性，降低器件成本。同时，通过引入倾斜掺杂区106与第三掺杂区107，进一步提升器件的电性能与可靠性。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种集成SBD的半导体器件，其特征在于，所述集成SBD的半导体器件包括：
第一类型外延片；其中，所述外延片包括凸起区与平面区，且所述凸起区的高度大于所述平面区的高度；
位于所述平面区表层的第二类型阱区（103），所述第二类型阱区（103）与所述凸起区相邻；
位于所述第二类型阱区（103）表层的第一掺杂区（104）与第二掺杂区（105），所述第一掺杂区（104）与第二掺杂区（105）接触，所述第二掺杂区（105）与所述凸起区相邻；
部分位于所述第二掺杂区（105）表层的倾斜掺杂区（106），且所述倾斜掺杂区（106）的另一部分延伸至所述凸起区下方的非阱区（103）内；所述倾斜掺杂区（106）的宽度小于所述第二掺杂区（105）的宽度；
位于所述凸起区内且靠近所述第二类型阱区（103）一侧的第三掺杂区（107）；所述第一掺杂区（104）为第一类型掺杂区，所述第二掺杂区（105）、所述倾斜掺杂区（106）以及所述第三掺杂区（107）均为第二类型掺杂区；
位于所述第二类型阱区（103）表面的栅极结构（108）；
位于所述第一掺杂区（104）、第二掺杂区（105）、倾斜掺杂区（106）以及所述凸起区表面的接触层，其中，所述接触层与所述凸起区中除所述第三掺杂区（107）以外的区域形成肖特基接触；
位于所述接触层表面的第一金属层（111）以及位于所述外延片背面的第二金属层（112）。
2.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述第三掺杂区（107）、所述倾斜掺杂区（106）、所述第二掺杂区（105）均为重掺杂，且所述第三掺杂区（107）、所述倾斜掺杂区（106）、所述第二掺杂区（105）以及所述第二类型阱区（103）的掺杂浓度依次降低。
3.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述倾斜掺杂区（106）的尺寸满足公式：
L＞0，W＞0；
其中，L表示所述第三掺杂区（107）与倾斜掺杂区（106）沿远离所述第一掺杂区（104）的边沿宽度差值；W表示所述第二掺杂区（105）与所述倾斜掺杂区（106）的深度差值。
4.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述倾斜掺杂区（106）的离子注入角度为30°~45°。
5.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述接触层与所述第三掺杂区（107）、所述第二掺杂区（105）以及所述倾斜掺杂区（106）形成欧姆接触。
6.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述凸起区设置为圆弧形。
7.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述外延片包括第一类型衬底（101）及位于所述第一类型衬底（101）一侧的第一类型外延层（102），所述第一类型外延层（102）为轻掺杂，所述外延片还包括位于所述凸起区下方的第四掺杂区，所述第四掺杂区为第一类型掺杂区且所述第四掺杂区为重掺杂。
8.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述栅极结构（108）包括：
部分位于所述第二类型阱区（103）表面的栅氧层（1081）；
位于所述栅氧层（1081）表面的掺杂多晶硅层（1082）；
与所述掺杂多晶硅层（1082）连接的栅极金属层。
9.如权利要求1所述的集成SBD的半导体器件，其特征在于，所述第一类型为N型，所述第二类型为P型。
10.一种集成SBD的半导体器件制作方法，其特征在于，用于制作如权利要求1至9任一项所述的半导体器件，所述集成SBD的半导体器件制作方法包括：
提供第一类型外延片；
基于所述第一类型外延片的设定区域进行离子注入，以形成第三掺杂区（107）；
对所述外延片进行刻蚀，并形成凸起区与平面区，且所述凸起区的高度大于所述平面区的高度，所述第三掺杂区（107）位于所述凸起区内；
基于所述平面区表层制作第二类型阱区（103），所述第二类型阱区（103）与所述凸起区相邻；
基于所述第二类型阱区（103）表层制作第一掺杂区（104）与第二掺杂区（105），所述第一掺杂区（104）与第二掺杂区（105）接触，所述第二掺杂区（105）与所述凸起区相邻；
制作部分位于所述第二掺杂区（105）表层的倾斜掺杂区（106），且所述倾斜掺杂区（106）的另一部分延伸至所述凸起区下方的非阱区（103）内；所述倾斜掺杂区（106）的宽度小于所述第二掺杂区（105）的宽度；
所述第一掺杂区（104）为第一类型掺杂区，所述第二掺杂区（105）、所述倾斜掺杂区（106）以及所述第三掺杂区（107）均为第二类型掺杂区；
基于所述第二类型阱区（103）表面制作栅极结构（108）；
基于所述第一掺杂区（104）、第二掺杂区（105）、倾斜掺杂区（106）以及所述凸起区表面制作接触层，其中，所述接触层与所述凸起区中除所述第三掺杂区（107）以外的区域形成肖特基接触；
基于所述接触层表面制作第一金属层（111）以及基于所述外延片背面制作第二金属层（112）。
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