CN117040496A - 一种高速多比特相位插值器及其相位移动方法 - Google Patents

Abstract

本发明公开了一种高速多比特相位插值器及其相位移动方法，包括依次连接的输入缓冲器、矢量合成器及输出缓冲器，矢量合成器包括差分放大器组及尾电流产生模块，尾电流产生模块包括可控尾电流源和尾电流控制单元；尾电流控制单元包括两路象限选择单元、权重控制单元及逻辑与单元，权重控制单元包括依次连接的转码器、第一延时链组及反相器，第一延时链组包括多个延时链，多个延时链的延时存在差异，延时链的个数与可控尾电流源中晶体管组中的晶体管个数相同，用于分别延时控制决定尾电流大小的晶体管组中各晶体管的开关。本发明能够在相位移动的过程中保证相位的连续性变化，最大程度避免漏沿或多沿的产生，保证链路信号的完整性。

Description

一种高速多比特相位插值器及其相位移动方法

技术领域

本发明涉及相位插值器技术领域，尤其涉及一种高速多比特相位插值器及其相位移动方法。

背景技术

高速串行数据收发器在高速双向数据传输***中，如USB3.0、千兆以太网、光纤传输网络和无线基站等中有着广泛的应用前景，具体表现在为电路板之间、电路板和处理器之间、板上的处理器和外设之间以及芯片和背板之间的通信提供高速接口，当下的电信和互联网业务的迅猛发展进一步加大了对高速高性能收发芯片的需求。

由于收发器的接收端接收到的数据不同步且含有噪声、干扰，部分高性能的串行通信***中为了降低电磁干扰，还使用了扩频时钟对数据进行调制。为了保证链路数据处理的同步性要求，时钟等时序信息必须从数据中提取处理出来。从而必须对接收到的数据进行重定时以消除数据经过信道以及传输过程中积累的抖动。这一时钟提取的数据重定时的过程就称为“数据时钟恢复”。

为了实现同步操作，比如对随机数据进行解复用和重定时，接收器必须产生相位可移动的时钟。时钟恢复电路通过对数据进行检测产生周期性的时钟必须满足三个重要条件：1. 时钟的频率必须与数据速率一致、或者与解复用后的数据速率一致；2时钟必须与数据有确定的相位关系，从而保证对数据的采样在最佳采样点附近进行。确切的说，时钟沿与每个数据脉冲的中心对齐，这样采样的位置距离相邻的前一个和后一个数据跳变沿都最远，于是相对于抖动和其他的时序不确定性而言就提供了最大的裕度；3. 因为时钟的抖动是数据抖动的主要“贡献者”，因此时钟的抖动必须足够小。

随着数据传输速度的不断提高，时钟与数据并行传输的模式由于时钟通道和数据通道的偏斜已不能被接收，而在接收端从高速串行数据中恢复出时钟和数据成为有效的方法，并节约了传输通道。

相位插值器算法是高速的时钟数据恢复算法中常用的一种算法，在两个或多个时钟进行相位插值，通过数字控制改变权重电流来调节相位变化。传统的控制电路在需要大步进的相位调节，即控制值变化幅度较大时，会出现不连续的跳变，从而会带来大的时钟抖动和数据抖动。

传统的相位插值器通过调节I路和Q路的放大器的尾电流权重，实现时钟信号的矢量合成，实现全平面360范围内的相位移动。其实现方法本质上是从时钟的一种相位状态切换到时钟的另一种相位状态，由于各种相位状态是离散的，因此为了保证相位移动的连续性，传统的相位插值器的做法是将I路和Q路分成若干等分，用温度计码的方式依次递增或者递减，每次相位切换时改变一位I路和Q路的电流权重，以此实现相位的连续性变化。但是在一些特定的情况下，如时钟抖动较大，或者***引入扩频时钟时，***为了快速的跟踪一些偏离较大的相位需要对相位插值器进行大步进移相，此时，温度计码尾电流源需切换多位电流权重来使时钟移动到需要的相位，其本质是相位在两个间隔较远的离散态之间切换，这有可能影响相位移动的连续性，对应时域上的现象是出现漏沿或者多沿，如图1和图2所示为漏沿现象。

发明内容

发明目的：为了解决现有技术的相位插值器在相位移动时易存在漏沿或多沿的问题，本发明提供一种高速多比特相位插值器及其相位移动方法。

技术方案：一种高速多比特相位插值器，包括依次连接的输入缓冲器、矢量合成器及输出缓冲器，所述矢量合成器包括差分放大器组及尾电流产生模块，尾电流产生模块用于输出可控尾电流；

所述尾电流产生模块包括可控尾电流源及尾电流控制单元，尾电流控制单元的输出端连接可控尾电流源，可控尾电流源的输出端连接差分放大器组；

可控尾电流源包括晶体管N0、N1、N3及晶体管组N2，晶体管N0连接偏置电流源，晶体管N1、N3及晶体管组N2与晶体管N0连接，还包括晶体管N4、N5、N10、N11和晶体管组N6、N7、N8、N9；晶体管组N2、N6、N7、N8、N9均包括多个并联的晶体管，且各晶体管组中的晶体管数量相同；晶体管N4、N5连接晶体管N1，用于象限选择；晶体管N10、N11连接晶体管N3，用于象限选择；晶体管组N6、N7、N8、N9连接晶体管组N2，用于象限选择及调节尾电流大小；

所述尾电流控制单元包括两路象限选择单元、权重控制单元及逻辑与单元，象限选择单元、权重控制单元的输入端输入控制字，象限选择单元、权重控制单元的输出端均连接逻辑与单元的输入端，逻辑与单元的输出端连接可控尾电流源中晶体管组N6、N7、N8、N9的栅极；

所述权重控制单元包括依次连接的转码器、第一延时链组及反相器，所述第一延时链组包括多个延时链，多个延时链的延时存在差异，所述延时链的个数与晶体管组N2中的晶体管个数相同，用于分别延时控制晶体管组N6、N7、N8、N9中各晶体管的开关。

进一步地，所述第一延时链组中的多个延时链的延时存在梯度变化。

进一步地，所述延时链包括偶数个反相器，偶数个反相器串联。

进一步地，多个延时链包括第一延时链、第二延时链、……、第M延时链，第一延时链、第二延时链、……、第M延时链分别包含两个反相器、四个反相器、……、2M个反相器。

进一步地，所述象限选择单元包括第二延时链，所述第二延时链用于使象限选择单元与权重控制单元同步。

进一步地，所述第二延时链包含多个反相器及第一延时链组，多个反相器串联并与第一延时链组连接，第二延时链中的第一延时链组与权重控制单元中的第一延时链组结构相同。

进一步地，差分放大器组有四个，尾电流包括第一尾电流、第二尾电流、第三尾电流、第四尾电流；晶体管N4的输出端与晶体管组N6的输出端相连，输出第一尾电流；晶体管N5的输出端与晶体管组N7的输出端相连，输出第二尾电流；晶体管N10的输出端与晶体管组N8的输出端相连，输出第三尾电流；晶体管N11与晶体管组N9的输出端相连，输出第四尾电流，第一尾电流、第二尾电流、第三尾电流、第四尾电流分别连接四个差分放大器组。

一种使用上述高速多比特相位插值器的相位移动方法，通过改变矢量合成器中可控尾电流源的尾电流大小来实现，其特征在于，包括以下步骤：当需要相位移动时，依次控制晶体管组N6、N7、N8、N9中的多个晶体管的开关，晶体管组N6、N7、N8、N9中的各晶体管的控制存在延时，且不同晶体管的延时存在差异。

进一步地，晶体管组N6、N7、N8、N9中的各晶体管的控制延时存在梯度变化。

相比较现有技术，本发明提供的一种高速多比特相位插值器及其相位移动方法，在相位移动过程中，可以在小步进移相时（IQ路温度计码尾电流源每次变化一位）保证相位的连续性，也可以在大步进移相时（IQ路温度计码尾电流源每次变化多位），通过延时链依次开启或关闭控制尾电流源大小的晶体管，而不是同时开启所有需要开启的晶体管，同时关闭所有需要关闭的晶体管，实现了相位的渐进过度，保证相位的连续性变化，最大程度避免漏沿或多沿的产生，保证链路信号的完整性。在一些特定的情况下，如时钟抖动较大，或者***引入扩频时钟时，***可以快速跟随输入信号相位的变化，极大程度上降低了误码率，提高了通信质量。

附图说明

图1为传统相位插值器大步进相位移动时输出信号的瞬态波形；

图2为传统相位插值器大步进相位移动时输出信号瞬态周期性叠加后的眼图；

图3为高速多比特相位插值器的结构框图；

图4为矢量合成器的结构示意图；

图5为可控尾电流源的结构示意图；

图6为尾电流控制单元的结构示意图；

图7为实施例中第一延时链组的结构示意图；

图8为相位移动过程中晶体管组N6的控制端的瞬态波形；

图9为相位移动过程中晶体管组N9的控制端的瞬态波形；

图10为高速多比特相位插值器输出信号的瞬态波形；

图11为高速多比特相位插值器输出信号瞬态周期性叠加后的眼图。

实施方式

下面结合附图和具体实施例对本发明做进一步解释说明。

一种高速多比特相位插值器，如图3所示，包括依次连接的输入缓冲器、矢量合成器及输出缓冲器。时钟依次经过输入缓冲器，矢量合成器和输出缓冲器，在输出端可以得到相位可移动的时钟信号。输入缓冲器将输入时钟转换为上升下降沿较缓的时钟信号，强化时钟信号的基波成分，滤除时钟信号的高次谐波，为后级的相位矢量叠加做准备。时钟信号的相位由寄存器pi<N-1:0>控制，其中N为该相位插值器的比特位，本实施例以N=6为例，即将相位分为64等份(2^6)，通过寄存器pi<5:0>的前后移动来调节到对应的相位。为了实现最小反转，寄存器pi<5:0>可由格雷码编码，并由CDR算法控制调节，对编码方法及调节方法不做限制。经矢量合成器输出的时钟信号上升下降沿不够陡峭，驱动能力较弱，因此需要输出缓冲器对其进行驱动并输出方波时钟信号。

如图4所示，所述矢量合成器包括差分放大器组及尾电流产生模块，尾电流产生模块用于输出可控尾电流，所述尾电流产生模块包括可控尾电流源及尾电流控制单元，尾电流控制单元的输出端连接可控尾电流源，可控尾电流源的输出端连接差分放大器组。

差分放大器组有四组，四个差分放大器组分别输入I路、Q路、Ib路和Qb路信号，这四路信号是四路正交时钟信号经过输入缓冲器缓冲后输入的，这四路信号的相位依次相差90度，其对输入信号的放大倍数由各差分放大器组的尾电流大小决定。根据调节尾电流的大小组合，可以合成得到全平面内不同相位的时钟信号，因此需要可控尾电流源为差分放大器组提供大小可调的尾电流。所述可控尾电流源的输入端连接尾电流控制单元，由尾电流控制单元对输入信号进行象限选择并控制尾电流大小，可控尾电流源的输出端输出第一尾电流IBIAS_IP、第二尾电流IBIAS_IN、第三尾电流IBIAS_QP、第四尾电流IBIAS_QN分别连接四个差分放大器组，为差分放大器组提供大小可调的尾电流。

如图5所示为可控尾电流源的结构示意图，包括连接偏置电流源IBIAS的晶体管N0、晶体管N1、N3及15个晶体管（在本实施例中）并联的晶体管组N2<14:0>，晶体管N1、N3及晶体管组N2与晶体管N0连接，具体的，晶体管N0的栅极连接晶体管N1、N2、N3的栅极，晶体管N0的漏极及栅极接偏置电流源，N0、N1、N2、N3的源极接地。还包括晶体管N4、N5、N10、N11和晶体管组N6、N7、N8、N9。晶体管组N2、N6、N7、N8、N9均包括15个并联的晶体管；晶体管N4、N5的源极连接晶体管N1的漏极，用于象限选择，减小象限切换时的非线性；晶体管N10、N11的源极连接晶体管N3的漏极，用于象限选择，减小象限切换时的非线性；晶体管组N6、N7、N8、N9中各晶体管的源极连接晶体管组N2中对应晶体管的漏极，用于象限选择及调节尾电流大小。即图中N4~N11为工作在开关状态的晶体管，用于控制下方的晶体管N1、N2、N3导通与否，其开关状态分别由各自栅极的电位控制。其中，控制N2<14:0>的晶体管组N6<14:0>、N7<14:0>、N8<14:0>、N9<14:0>均各自包含15个工作在开关状态的晶体管，各晶体管分别用于控制下方对应的晶体管组N2中的15个晶体管是否导通。晶体管N1和N3的存在能够保证象限切换边缘的单调性和线性。所述晶体管指MOS管、双极性晶体管等，本实施例以MOS管为例。

晶体管N4的漏极输出端与晶体管组N6的漏极输出端相连，输出第一尾电流IBIAS_IP；晶体管N5的漏极输出端与晶体管组N7的漏极输出端相连，输出第二尾电流IBIAS_IN；晶体管N10的漏极输出端与晶体管组N8的漏极输出端相连，输出第三尾电流IBIAS_QP；晶体管N11的漏极输出端与晶体管组N9的漏极输出端相连，输出第四尾电流IBIAS_QN。第一尾电流、第二尾电流、第三尾电流、第四尾电流分别连接四个差分放大器组。

如图6所示，所述尾电流控制单元包括两路象限选择单元、权重控制单元及逻辑与单元，左侧由上至下为两路象限选择单元与一路权重控制单元，右侧为四路逻辑与单元。象限选择单元、权重控制单元的输入端输入控制字，象限选择单元、权重控制单元的输出端均连接逻辑与单元的输入端，逻辑与单元的输出端连接可控尾电流源中晶体管组N6<14:0>、N7<14:0>、N8<14:0>、N9<14:0>的栅极。具体的，在本实施例中，所述控制字共有6位，高两比特pi<5:4>为象限选择位，分别输入两路象限选择单元；低四比特pi<3:0>为权重控制位，输入所述权重控制单元，将格雷码转为温度计码实现对I、Q路电流的权重控制。

为了确保大步进切换相位的连续性，最大程度避免漏沿的发生，在权重控制单元中增加了第一延时链组。所述权重控制单元包括依次连接的转码器、第一延时链组及反相器。如图7所示，第一延时链组包括多个延时链，所述延时链的个数与晶体管组N2中的晶体管的个数相同（本实施例中为15个），分别用于延时控制N6、N7、N8、N9中各组晶体管组的15个晶体管，且15个延时链的延时呈梯度递增，这样使得15个晶体管会被逐个导通或关闭，最终产生相位渐进过度变化的效果，最大程度的避免了多沿和漏沿现象的产生。

具体的，第一延时链组的15个延时链，共有15个输入和15个输出，输入为低四比特pi<3:0>的控制字经过转码器转换后的信号dat<14:0>，也就是图7中的vi<0>至vi<14>。本实施例的延时效果由多个串联反相器实现，当然也可采用本领域所知晓的其他能够产生延时效果的电路结构，对此不做限制。本实施例中，在每个输入端和输出端之间有偶数个反相器串联，从低位到高位的延时链中的反相器个数依次增加两个，即第一延时链组包含第一延时链、第二延时链、……、第十五延时链，第一延时链、第二延时链、……、第十五延时链分别包含两个反相器、四个反相器、……、三十个反相器，对应从低位到高位的输入/输出延时依次增加。所述第一延时链组配合温度计码的特性，可以实现在大步进切换相位时温度计码依次导通，保证了相位移动的连续性，最大程度地避免了多沿和漏沿的产生。

实际上，15个延时链的延时优选呈梯度递增变化，但其呈梯度递增并非必要条件，关键的是能够使得各晶体管的控制延时时长存在差异，比如梯度递减或其他规律变化，甚至是无规律变化，只要能够实现多个晶体管不同时导通或同时关闭，即可实现相位渐进过度变化的效果，从而最大程度避免多沿河漏沿的产生。

因象限选择单元与权重控制单元的输出端需要经过逻辑与单元的逻辑运算，为了使象限选择单元与权重控制单元输出同步，这里需要对象限选择单元也进行相应延时，即象限选择单元包含第二延时链。第二延时链存在两个功能：使象限选择单元与权重控制单元同步；输出象限选择信号。权重控制单元的延时包含了转码器及第一延时链组及反相器的延时，因此根据权重控制单元的延时，就可以决定象限选择单元中第二延时链中反相器的个数，比如本实施例中转码器约等于三个反相器的延时效果，因此在象限选择单元的前部分设置了三个串联的反相器，同时可以通过第一个反相器和第二个反相器输出控制信号pi4b、pi4p、pi5b、pi5p，用于分别连接N4、N5、N10、N11的栅极。第二延时链中的第一延时链组与权重选择单元中的第一延时链组的结构相同，也包含15个延时链，区别在于该15个延时链输入的是同一信号，第一延时链之后获得quad_i<14:0>、quad_q<14:0>，再经反相器输出得到反向信号quad_ib<14:0>、quad_qb<14:0>。逻辑与运算单元包含四路运算，将选择信号及权重控制信号进行与运算得到四路输出信号vci<14:0>、vci_b<14:0>、vcq<14:0>、vcq_b<14:0>分别连接晶体管组N6<14:0>、N7<14:0>、N8<14:0>、N9<14:0>的栅极，通过控制晶体管组N6<14:0>、N7<14:0>、N8<14:0>、N9<14:0>中各晶体管的开关状态，来控制差分放大器组的尾电流IBIAS_IP、IBIAS_IN、IBIAS_QP、IBIAS_QN大小。

所述高速多比特相位插值器的相位移动方法，通过改变矢量合成器中可控尾电流源的尾电流大小来实现，包括以下步骤：当需要相位移动时，依次控制晶体管组N6、N7、N8、N9中的多个晶体管的开关，晶体管组中的各晶体管的控制存在延时，且不同晶体管的延时存在差异。

优选地，晶体管组中的各晶体管的控制延时存在梯度变化，如呈梯度递增改变。

为了验证本方案的效果，进行了如下的仿真实验。将pi<5:0>从0b`000000切换到0b`101000，相位变化16位时, 晶体管N6<14:0>和N9<14:0>的控制端vci<14:0>和vcq_b<14:0>的瞬态波形如图8、图9所示。可以看出N6<14:0>从低位到高位依次关闭，N9<14:0>从低位到高位依次开启。其对应的瞬态波形和瞬态周期性叠加后的眼图分别如图10和图11所示。从图11的眼图中可以看出，相位渐进过度的连续性变化趋势。对比图1和图2所示的传统相位插值器在大步进移相时的瞬态波形和瞬态周期性叠加后的眼图，可以明显看出本方案在大步进移相时，相位连续性能够得到保障，避免漏沿的发生。

Claims (9)

1.一种高速多比特相位插值器，其特征在于，包括依次连接的输入缓冲器、矢量合成器及输出缓冲器，所述矢量合成器包括差分放大器组及尾电流产生模块，尾电流产生模块用于输出可控尾电流；

所述尾电流产生模块包括可控尾电流源及尾电流控制单元，尾电流控制单元的输出端连接可控尾电流源，可控尾电流源的输出端连接差分放大器组；

可控尾电流源包括晶体管N0、N1、N3及晶体管组N2，晶体管N0连接偏置电流源，晶体管N1、N3及晶体管组N2与晶体管N0连接，还包括晶体管N4、N5、N10、N11和晶体管组N6、N7、N8、N9；晶体管组N2、N6、N7、N8、N9均包括多个并联的晶体管，且各晶体管组中的晶体管数量相同；晶体管N4、N5连接晶体管N1，用于象限选择；晶体管N10、N11连接晶体管N3，用于象限选择；晶体管组N6、N7、N8、N9连接晶体管组N2，用于象限选择及调节尾电流大小；

所述尾电流控制单元包括两路象限选择单元、权重控制单元及逻辑与单元，象限选择单元、权重控制单元的输入端输入控制字，象限选择单元、权重控制单元的输出端均连接逻辑与单元的输入端，逻辑与单元的输出端连接可控尾电流源中晶体管组N6、N7、N8、N9的栅极；

所述权重控制单元包括依次连接的转码器、第一延时链组及反相器，所述第一延时链组包括多个延时链，多个延时链的延时存在差异，所述延时链的个数与晶体管组N2中的晶体管个数相同，用于分别延时控制晶体管组N6、N7、N8、N9中各晶体管的开关。

2.根据权利要求1所述的高速多比特相位插值器，其特征在于，所述第一延时链组中的多个延时链的延时存在梯度变化。

3.根据权利要求1或2所述的高速多比特相位插值器，其特征在于，所述延时链包括偶数个反相器，偶数个反相器串联。

4.根据权利要求3所述的高速多比特相位插值器，其特征在于，多个延时链包括第一延时链、第二延时链、……、第M延时链，第一延时链、第二延时链、……、第M延时链分别包含两个反相器、四个反相器、……、2M个反相器。

5.根据权利要求1或2所述的高速多比特相位插值器，其特征在于，所述象限选择单元包括第二延时链，所述第二延时链用于使象限选择单元与权重控制单元同步。

6.根据权利要求5所述的高速多比特相位插值器，其特征在于，所述第二延时链包含多个反相器及第一延时链组，多个反相器串联并与第一延时链组连接，第二延时链中的第一延时链组与权重控制单元中的第一延时链组结构相同。

7.根据权利要求1或2所述的高速多比特相位插值器，其特征在于，差分放大器组有四个，尾电流包括第一尾电流、第二尾电流、第三尾电流、第四尾电流；晶体管N4的输出端与晶体管组N6的输出端相连，输出第一尾电流；晶体管N5的输出端与晶体管组N7的输出端相连，输出第二尾电流；晶体管N10的输出端与晶体管组N8的输出端相连，输出第三尾电流；晶体管N11与晶体管组N9的输出端相连，输出第四尾电流，第一尾电流、第二尾电流、第三尾电流、第四尾电流分别连接四个差分放大器组。

8.一种使用如权利要求1至7任一所述高速多比特相位插值器的相位移动方法，通过改变矢量合成器中可控尾电流源的尾电流大小来实现，其特征在于，包括以下步骤：当需要相位移动时，依次控制晶体管组N6、N7、N8、N9中的多个晶体管的开关，晶体管组N6、N7、N8、N9中的各晶体管的控制存在延时，且不同晶体管的延时存在差异。

9.根据权利要求8所述的高速多比特相位插值器的相位移动方法，其特征在于，晶体管组N6、N7、N8、N9中的各晶体管的控制延时存在梯度变化。