CN116896690A - 具有相位检测自动聚焦的九单元像素图像传感器中的改进的位线稳定及电源抑制比 - Google Patents

具有相位检测自动聚焦的九单元像素图像传感器中的改进的位线稳定及电源抑制比 Download PDF

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CN116896690A CN202310342634.4A CN202310342634A CN116896690A CN 116896690 A CN116896690 A CN 116896690A CN 202310342634 A CN202310342634 A CN 202310342634A CN 116896690 A CN116896690 A CN 116896690A
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Abstract

本申请案涉及具有相位检测自动聚焦的九单元像素图像传感器中的改进的位线稳定及电源抑制比。一种成像装置包含布置成行及列的像素电路的像素阵列。位线耦合到所述像素电路。箝位电路耦合到所述位线。所述箝位电路中的每一者包含到电源线及所述位线中的相应一者的箝位短路晶体管。所述箝位短路晶体管经配置以响应于箝位短路使能信号而被切换。第一二极管压降装置耦合到所述电源线。箝位空闲晶体管耦合到所述第一二极管压降装置，使得所述第一二极管压降装置及所述箝位空闲晶体管耦合在所述电源线与所述位线中的所述相应一者之间。所述箝位空闲晶体管经配置以响应于箝位空闲使能信号而被切换。

Description

具有相位检测自动聚焦的九单元像素图像传感器中的改进的 位线稳定及电源抑制比
技术领域
本公开大体上地涉及图像传感器，且特定来说但非排他地，涉及包含具有相位检测自动聚焦的合并像素的图像传感器中的改进的位线稳定及电源抑制比。
背景技术
图像传感器已变得无处不在，且现在广泛用于数码相机、蜂窝电话、监控摄像头中以及医疗、汽车及其它应用中。随着图像传感器集成到更广泛的电子装置中，期望通过装置架构设计以及图像获取处理两者以尽可能多的方式(例如，分辨率、功耗、动态范围等)增强其功能性、性能度量及类似者。用于制造图像传感器的技术继续以高速发展。例如，对更高分辨率及更低功耗的需求已鼓励这些装置的进一步小型化及集成。
典型互补金属氧化物半导体(CMOS)图像传感器响应于来自外部场景的图像光入射于图像传感器上而操作。图像传感器包含具有光敏元件(例如，光电二极管)的像素阵列，所述光敏元件吸收入射图像光的一部分并在吸收图像光时生成图像电荷。由像素光生的图像电荷可经测量为依据入射图像光而变化的列位线上的模拟输出图像信号。换句话说，生成的图像电荷量与图像光的强度成正比，所述图像光的强度经读出为来自列位线的模拟信号，并经转换为数字值，以产生表示外部场景的数字图像(即，图像数据)。
发明内容
本公开的方面提供一种成像装置，其包括：像素阵列，其包含布置成行及列的多个像素电路；多条位线，其耦合到所述多个像素电路；及多个箝位电路，其耦合到所述多条位线，其中所述多个箝位电路中的每一者包括：箝位短路晶体管，其到电源线及所述像素阵列的所述多条位线中的相应一者，其中所述箝位短路晶体管经配置以响应于箝位短路使能信号而被切换；第一二极管压降装置，其耦合到所述电源线；及箝位空闲晶体管，其耦合到所述第一二极管压降装置，使得所述第一二级管压降装置及所述箝位空闲晶体管耦合在所述电源线与所述多条位线中的所述相应一者之间，其中所述箝位空闲晶体管经配置以响应于箝位空闲使能信号而被切换。
本公开的另一方面提供一种成像***，其包括：像素阵列，其包含布置成行及列的多个像素电路；多条位线，其耦合到所述多个像素电路；多个箝位电路，其耦合到所述多条位线，其中所述多个箝位电路中的每一者包括：箝位短路晶体管，其到电源线及所述像素阵列的所述多条位线中的相应一者，其中所述箝位短路晶体管经配置以响应于箝位短路使能信号而被切换；第一二极管压降装置，其耦合到所述电源线；及箝位空闲晶体管，其耦合到所述二极管压降装置，使得所述第一二极管压降装置及所述箝位空闲装置耦合在所述电源线与所述多条位线中的所述相应一者之间，其中所述箝位空闲晶体管经配置以响应于箝位空闲使能信号而被切换；多个采样及保持开关，其耦合到所述多条位线，其中所述多条位线中的所述相应一者进一步耦合到所述多个采样及保持开关中的相应一者；及读出电路，其耦合到所述像素阵列以通过所述多条位线从所述像素阵列读出信号，所述读出电路包含耦合到所述多条位线的多个电流源。
附图说明
参考以下图描述本发明的非限制性及非详尽实施例，其中贯穿各种视图，相同参考数字指的是相同部分，除非另有指定。
图1说明根据本发明的教示的包含像素阵列的成像***的一个实例。
图2A说明根据本公开的教示的耦合到像素阵列的每列3条位线的分组的第一位线的1x3像素电路的示意图的一个实例。
图2B说明根据本公开的教示的耦合到像素阵列的每列3条位线的分组的第二位线的1x3像素电路的示意图的一个实例。
图2C说明根据本公开的教示的耦合到像素阵列的每列3条位线的分组的第三位线的1x3像素电路的示意图的一个实例。
图2D说明根据本公开的教示的包含像素阵列的3个1x3像素电路的9单元3x3像素结构的一个实例。
图2E说明根据本公开的教示的像素阵列的9单元3x3像素结构的组的一个实例。
图2F说明根据本公开的教示的包含相位检测自动聚焦光电二极管的9单元3x3像素结构的组的一个实例，所述相位检测自动聚焦光电二极管包含在像素阵列中的每一6x6像素结构中所包含的光电二极管的中心2x2分组中。
图3说明根据本公开的教示的包含4个9单元3x3像素结构的6x6像素结构的一个实例的详细示意图，所述9单元3x3像素结构包含相位检测自动聚焦光电二极管的2x2布置，所述相位检测自动聚焦光电二极管的2x2布置包含在像素阵列中的每一6x6像素结构中所包含的光电二极管的中心2x2分组中。
图4说明根据本公开的教示的包含沿着像素阵列的行以像素阵列中的像素电路的第一组、第二组及接着第三组的重复序列布置的9单元3x3像素结构及相位检测自动聚焦光电二极管的2x2分组的6x6像素结构的一个实例。
图5说明根据本公开的教示的耦合到位线的箝位电路的一个实例的图，所述位线耦合到像素电路的相应组及像素阵列的读出电路。
图6说明根据本公开的教示的耦合到位线的箝位电路的一个实例的示意图，所述位线耦合到像素阵列的读出电路的电容及电流源。
图7说明根据本公开的教示的耦合到位线的采样及保持开关的一个实例的示意图，所述位线耦合到像素阵列中的电容。
图8A说明在像素阵列中不具有采样及保持开关的情况下通过电容耦合位线的耦合路径的实例。
图8B说明根据本发明的教示的由耦合到像素阵列的位线的去激活采样及保持开关提供的隔离的实例。
图9A说明根据本发明的教示的在与实例像素阵列中的像素电路的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的一个实例。
图9B说明根据本发明的教示的在与实例像素阵列中的像素电路的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的另一实例。
图9C说明根据本发明的教示的在与实例像素阵列中的像素电路的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的又一实例。
图10A说明根据本发明的教示的在与实例像素阵列中的像素电路的组的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的一个实例。
图10B说明根据本发明的教示的在与实例像素阵列中的像素电路的组的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的另一实例。
图11说明根据本发明的教示的用于为实例箝位电路生成信号的实例逻辑图。
贯穿图示的多个视图，对应参考符号指示对应组件。所属领域技术人员将理解，图中的元件是为了简单及清楚而说明，且未必按比例绘制。例如，图中的一些元件的尺寸可相对于其它元件夸大，以帮助改进对本发明的各种实施例的理解。另外，通常不描绘在商业上可行的实施例中有用或必要的常见但充分理解的元件，以便有助于本发明的这些不同实施例的更直观视图。
具体实施方式
本文描述涉及具有具改进的位线稳定及电源抑制比的包含相位检测自动聚焦像素的9单元像素图像传感器的成像***的实例。在以下描述中，阐述许多具体细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，可在没有一或多个具体细节的情况下，或使用其它方法、组件、材料等来实践本文所描述的技术。在其它例项中，为了避免使某些方面不清楚，未详细地展示或描述众所周知的结构、材料或操作。
贯穿此说明书对“一个实例”或“一个实施例”的引用意味着结合实例描述的特定特征、结构或特性被包含在本发明的至少一个实例中。因此，贯穿此说明书，短语“在一个实例中”或“在一个实施例中”在各处的出现不一定都指同一实例。此外，可在一或多个实例中以任何适当的方式组合特定特征、结构或特性。
为了便于描述，空间相对术语，例如“下面”、“以下”、“上方”、“下方”、“之上”、“上”、“顶部”、“底部”、“左”、“右”、“中心”、“中间”及类似者可在本文中用于描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。应理解，空间相对术语旨在涵盖装置在使用或操作中除图中描绘的定向之外的不同定向。例如，如果图中的装置被旋转或翻转，那么被描述为在其它元件或特征“以下”或“下面”或“下方”的元件将被定向为在其它元件或特征“之上”。因此，示范性术语“以下”及“下方”可涵盖之上及以下的定向两者。装置可以其它方式定向(旋转90度或以其它定向)，且本文中使用的空间相对描述词可相应地解释。另外，还将理解，当一个元件被称为在两个其它元件“之间”时，它可为两个其它元件之间的唯一元件，或也可存在一或多个中介元件。
贯穿此说明书，使用若干技术术语。这些术语将要在其所源自的技术中呈现其普通含义，除非本文中明确定义或其使用的上下文另将明确建议。应注意，贯穿此文件，元件名称及符号可互换使用(例如，Si对硅)；但两者具有相同含义。
如将讨论，成像***的各种实例包含像素阵列，其中多个1x3像素电路布置成像素阵列的行及列。每一1x3像素电路包含沿相应列布置的3个光电二极管。多条位线耦合到多个1x3像素电路。多条位线被划分成1x3像素电路的每列3条位线的分组。像素阵列中的1x3像素电路的每一列包含耦合到3条位线的相应分组的第一位线的1x3像素电路的多个第一组、耦合到3条位线的相应分组的第二位线的1x3个像素电路的多个第二组，及耦合到3条位线的相应分组的第三位线的1x3像素电路的多个第三组。像素阵列进一步被组织成多个9单元(9C)像素结构，使得9C像素结构中的每一者包含3个1x3像素结构，其形成3x3像素结构。
在各种实例中，彩色滤光片阵列安置在像素阵列上方。在一个实例中，彩色滤光片阵列包含以马赛克图案布置的红色、绿色及蓝色彩色滤光片(例如拜耳(Bayer)彩色滤光片阵列)，使得每一9C像素结构位于彩色滤光片阵列的彩色滤光片中的一者下方。在各种实例中，每一9C像素结构安置在彩色滤光片阵列的彩色滤光片中的一者下方。在各种实例中，新的9C像素结构被布置成4个9C像素的2x2分组，其形成6x6像素结构。因而，包含在每一6x6像素结构中的四个9C像素结构安置在被安置在像素阵列上方的拜耳彩色滤光片阵列的红色、绿色、绿色及蓝色彩色滤光片下方。在各种实例中，包含在每一6x6像素结构中的光电二极管的中心2x2分组可经配置以从像素阵列提供相位检测自动聚焦信息。
因而，在各种实例中，像素阵列可经配置以同时通过每列所有3条位线读出为不具有相位检测信息的9C合并像素。在另一实例中，像素阵列可经配置以同时通过每列所有3条位线读取为具有相位检测信息的9C合并像素。在又一实例中，像素阵列可经配置以读出为全分辨率或全大小读出。在所述实例中，每列3条位线中的一者是活动的，而每列3条位线中的剩余2条位线在全大小读出期间空闲或未使用。
在各种实例中，具有采样及保持电路的箝位电路耦合到位线以箝位空闲位线，这解决在全大小或全分辨率读出期间未被箝位的空闲位线可能引入的问题。特定来说，空闲位线将通过3位线像素电路中的寄生电容电容耦合到活动位线，因为位线之间没有足够的空间用于屏蔽。耦合电容贡献于活动读出位线的负载，这将降低稳定时间。空闲位线还将降低图像传感器的电源抑制比性能，因为空闲位线将连接到电源线(例如，AVDD)。电源线中的所得波动将出现在不具有太多隔离的空闲位线中，所述空闲位线将因此通过耦合电容耦合回到活动位线并降低电源抑制比。
为了说明，图1展示包含1x3像素电路并通过位线耦合到读出电路的成像***100的一个实例。在一个实例中，根据本发明的教示，箝位电路以及采样及保持电路耦合到位线。特定来说，图1中所描绘的实例说明成像***100，其包含像素阵列102、位线112、控制电路110、读出电路106及功能逻辑108。在一个实例中，像素阵列102是包含多个像素电路104(例如，P1、P2、…、Pn)的二维(2D)阵列，所述像素电路104经布置成行(例如，R1到Ry)及列(例如，C1到Cx)，以获取人、地点、物体等的图像数据，所述图像数据接着可用于呈现人、地点、物体等的图像。
在各种实例中，每一像素电路104可包含一或多个光电二极管，所述一或多个光电二极管经配置以响应于入射光而光生图像电荷。例如，在一个实例中，像素电路104可包含3个光电二极管，使得每一像素电路104是1x3像素电路。如将讨论，在各种实例中，针对像素电路104的每一列，每列存在3条位线。在每一光电二极管中生成的图像电荷被转移到包含在每一像素电路104中的浮动扩散部，所述图像电荷可被转换成图像信号，或在某些情况下被转换成相位检测自动聚焦信息，且接着由读出电路106通过列位线112从每一像素电路104读出。如将讨论，在各种实例中，读出电路106可经配置以通过列位线112读出9C合并图像数据、相位检测自动聚焦数据及/或全分辨率图像数据。在各种实例中，读出电路106可包含电流源、路由电路***及比较器，其可包含在模/数转换器中或其它。在各种实例中，还存在耦合到位线以箝位空闲位线，以改进位线稳定时间及电源抑制比的箝位电路以及采样及保持电路。
在所述实例中，由读出电路106中的模/数转换器生成的数字图像数据值接着可由功能逻辑108接收。功能逻辑108可简单地存储数字图像数据，或甚至通过应用图像后期效果(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵数字图像数据。
在一个实例中，控制电路104耦合到像素阵列102以控制像素阵列102中的多个光电二极管的操作。例如，控制电路104可生成用于控制图像采集的滚动快门或快门信号。在其它实例中，图像采集与照明效果(例如闪光灯)同步。
在一个实例中，成像***100可包含在数字、手机、膝上型计算机等中。此外，成像***100可耦合到其它硬件，例如处理器(通用或其它)、存储器元件、输出(USB端口、无线发射器、HDMI端口等)、照明/闪光灯、电输入(键盘、触摸显示器、轨迹板、鼠标、麦克风等)及/或显示器。其它硬件可向成像***100递送指令，从成像***100提取图像数据，或操纵由成像***100提供的图像数据。
图2A说明根据本发明的教示的包含在具有光电二极管阵列的成像***中的像素电路204A的一个实例示意图。应了解，图2A的像素电路204A可为包含在如图1中所展示的像素阵列102中的像素电路104中的一者的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
在图2A中所描绘的实例中，像素电路204A包含耦合到转移晶体管216-0的光电二极管214-0、耦合到转移晶体管216-1的光电二极管214-1及耦合到转移晶体管216-2的光电二极管214-2。因此，多个转移晶体管216-0到216-2中的每一者耦合到多个光电二极管214-0到214-2中的相应一者。在所描绘的实例中，应了解，3个光电二极管214-0、214-1及214-2形成1x3像素电路204A。换句话说，在各种实例中，3个光电二极管214-0、214-1及214-2可被认为是3行光电二极管中的一列，或1x3像素电路204A。如将在下面讨论，在各种实例中，3个光电二极管214-0、214-1及214-2的读出可被合并在一起，或可被个别地读出以用于全分辨率读出。在另一实施例中，可读出3个光电二极管214-0、214-1及214-2中的一者以提供相位检测自动聚焦信息。
继续所描绘的实例，共享浮动扩散部218耦合到转移晶体管216-0、转移晶体管216-1及转移晶体管216-2。因而，多个转移晶体管216-0到216-2中的每一者耦合在多个光电二极管214-0到214-2中的相应一者与共享浮动扩散部218之间。因而，浮动扩散部218是经配置以接收从多个光电二极管214-0到214-2转移的电荷的共享浮动扩散部。
在操作中，转移晶体管216-0经耦合以响应于转移控制信号TX0而被控制，转移晶体管216-1经耦合以响应于转移控制信号TX1而被控制，且转移晶体管216-2经耦合以响应于转移控制信号TX2而被控制。因而，在光电二极管214-0中响应于入射光而光生的电荷响应于转移控制信号TX0被转移到共享浮动扩散部218，在光电二极管214-1中响应于入射光而光生的电荷响应于转移控制信号TX1被转移到共享浮动扩散部218，且在光电二极管214-2中响应于入射光而光生的电荷响应于转移控制信号TX2被转移到共享浮动扩散部218。
在所述实例中，双浮动扩散晶体管224也耦合到共享浮动扩散部218，且双浮动扩散电容器CDFD 228耦合到双浮动扩散晶体管224，如所展示。在所述实例中，双浮动扩散晶体管224可响应于双浮动扩散信号DFD而接通及关断，以在低转换增益或高转换增益读出之间切换以增加图像传感器的动态范围。在所述实例中，复位晶体管226耦合在电压源(例如，AVDD)与双浮动扩散晶体管224之间。在操作中，复位晶体管320经配置以响应于复位控制信号RST复位包含双浮动扩散电容器CDFD 228及共享浮动扩散部218中的电荷的像素电路204A。
在所说明的实例中，源极跟随器晶体管220的栅极耦合到共享浮动扩散部218。在所述实例中，源极跟随器晶体管220的漏极耦合到电压源(例如，AVDD)，且源极跟随晶体管220的源极通过行选择晶体管222耦合到第一列位线BL0 212-0。因此，换句话说，源极跟随器晶体管220及行选择晶体管222耦合在电压源(例如，AVDD)与第一列位线212-0之间。在操作中，行选择晶体管222经配置以响应于行选择信号RS将代表共享浮动扩散部218中的电荷的信号从像素电路204A的源极跟随器晶体管220输出到第一列位线212-0。
如所描绘的实例中所展示，像素单元204A的每列存在BL0 212-0、BL1 212-1及BL2212-2的每列3条列位线。如所提及，像素单元204A耦合到第一位线BL0 212-0。因而，由于像素单元204A耦合到像素单元的每列3条位线BL0 212-0、BL1 212-1及BL2 212-2中的第一位线BL0 212-0，因此像素单元204A被认为包含在像素单元的第一分组或第一组(其在本公开中被称为组0)中。如下面的图2B到2C中将展示，耦合到像素单元的每列3条位线BL0212-0、BL1 212-1及BL2 212-2中的第二位线BL1 212-1的像素单元204B被认为包含在组1中。类似地，耦合到像素单元的每列3条位线BL0 212-0、BL1 212-1及BL2 212-2中的第三位线BL2 212-2的像素单元204C被认为包含在组2中。
为了说明，图2B说明根据本发明的教示的包含在具有光电二极管阵列的成像***中的像素电路204B的一个实例示意图。应了解，图2B的像素电路204B可为包含在如图1中所展示的像素阵列102中的像素电路104中的一者的另一实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
应进一步了解，图2B的像素电路204B与图2A的像素电路204共享许多相似之处。例如，像素单元204B的每列存在3条列位线BL0 212-0、BL1 212-1及BL2 212-2。然而，图2B的像素电路204B与图2A的像素电路204A之间的差异在于，在图2B的像素电路204B中，源极跟随器晶体管220的源极通过行选择晶体管222耦合到第二列位线BL1 212-1，而不是如图2A的像素电路204A中的像素单元的每列3条位线BL0 212-0、BL1 212-2及BL2 212-2中的第一列位线BL 0 212-0。在一个实例中，图2A的像素电路204A与图2B的像素电路204B可位于同一像素阵列的同一列中，像素单元204B的每列具有相同的3条列位线BL0 212-0、BL1 212-1及BL2 212-2。然而，由于像素单元204B耦合到第二位线BL0 212-1，因此像素单元204B被认为包含在像素单元的第二分组或第二组(其在本公开中被称为组1)中。
图2C说明根据本发明的教示的包含在具有光电二极管阵列的成像***中的像素电路204C的一个实例示意图。应了解，图2C的像素电路204C可为包含在如图1中所展示的像素阵列102中的像素电路104中的一者的又一实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
应进一步了解，图2C的像素电路204C与图2B的像素电路204B以及图2A的像素电路204A共享许多相似之处。例如，像素单元204C的每列存在3条列位线BL0 212-0、BL1 212-1及BL2 212-2。然而，图2C的像素电路204C与图2B的像素电路204B以及图2A的像素电路204A之间的差异在于，在图2C的像素电路204C中，源极跟随晶体管220的源极通过行选择晶体管222耦合到第三列位线BL2 212-2，而不是如图2B的像素电路204B中的像素单元的每列3条位线BL0 212-0、BL1 212-1及BL2 212-2中的第二列位线BL1 212-1，或不是如图2A的像素电路204A中的像素单元的每列3条位线BL0 212-0、BL1 212-1及BL2 212-2中的第一列位线BL0 212-0。在一个实例中，图2A的像素电路204A、图2B的像素电路204B及图2C的像素电路204C可位于同一像素阵列的同一列中，像素单元204C的每列具有相同的3条列位线BL0212-0、BL1 212-1及BL2 212-2。然而，由于像素单元204C耦合到第二位线BL0 212-0，因此像素单元204C被认为包含在像素单元的第三分组或第三组(其在本公开中被称为组2)中。
图2D说明根据本公开的教示的包含像素阵列的3个1x3像素电路的9单元3x3像素结构230的一个实例。明确来说，图2D中所描绘的实例展示9单元(9C)像素结构230，其可被认为是3x3像素结构，其包含如所展示并排布置以形成光电二极管的3列及3行的3个1x3像素电路204。应了解，图2D的3个1x3像素电路204可为图2A的像素电路204A、图2B的像素电路204B或图2C的像素电路204C的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。因而，应进一步了解，3个1x3像素电路204中的每一者包含1x3像素电路204的每列3条位线(例如，BL0 212-0、BL1 212-1、BL2 212-2)。
图2E说明根据本公开的教示的像素阵列的9单元(9C)3x3像素结构的组N 236A的一个实例。在各种实例中，组N 236A包含布置成像素阵列的行及列的9C像素结构230。应了解，图2E中所描绘的9C像素结构230可为图2D中所描绘的9C像素结构230的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。在各种实例中，N＝0、1或2(例如，组0、组1、组2)，使得包含在组N 236A的每一9C像素结构中的1x3像素电路全都耦合到第一位线BL0 212-0、第二位线BL1 212-1或第三位线BL2212-2，如上文所详细讨论。
图2E中所描绘的实例还说明安置在像素阵列上方的彩色滤光片阵列。在所述实例中，彩色滤光片阵列包含以三种颜色(例如红色、绿色及蓝色彩色滤光片)的马赛克布置的彩色滤光片阵列。在一个实例中，彩色滤光片阵列可为拜耳彩色滤光片阵列，使得彩色滤光片以彩色滤光片的2x2正方形的重复图案布置，其中在一个行中重复蓝色及绿色彩色滤光片且在相邻行中重复绿色及红色彩色滤光片。
如图2E中所说明的实例中所展示，9C像素结构中的每一者安置在彩色滤光片阵列的彩色滤光片中的一者下方。在所描绘的实例中，蓝色彩色滤光片用B标签指示，与蓝色彩色滤光片在同一行中的绿色彩色滤光片用GB标签指示，红色彩色滤光片用R标签指示，且与红色彩色滤光片在同一行中的绿色彩色滤光片用GR标签指示。因而，应了解，沿着彩色滤光片的2x2正方形的图案的一条对角线的彩色滤光片是蓝色(B)及红色(R)，而沿着彩色滤光片的2x2正方形的图案的另一对角线的彩色滤光片两者都是绿色(GB及GR)。
应了解，彩色滤光片的每一2x2正方形安置在9C像素结构230的对应2x2正方形上方。因而，由于每一9C像素结构230包含如图2D中所讨论的并排布置的3个1x3像素电路204，因此彩色9C像素结构230的每一2x2正方形形成6x6像素结构232，其由4个9C像素构成230或12个1x3像素电路204形成。
图2F说明根据本公开的教示的包含相位检测自动聚焦光电二极管的9单元3x3像素结构的组N 236B的一个实例，所述相位检测自动聚焦光电二极管包含在像素阵列中的每一6x6像素结构中所包含的光电二极管的中心2x2分组中。特定来说，图2F说明像素阵列的组N 236B，其包含布置成像素阵列的行及列的9C像素结构230。应了解，图2F的组N 236B与上面在图2E中讨论的9C像素结构230的组N 236A共享许多相似之处。例如，类似于图2E的组N 236A，图2F的组N 236B还包含由4个9C像素结构230或12个1x3像素电路204形成的6x6像素结构232。另外，9C像素结构230中的每一者安置在被安置在像素阵列上方的彩色滤光片阵列的彩色滤光片(例如，B、GB、GR、R)中的一者下方。
图2F的组N 236B与图2E的组N 236A之间的差异在于，包含在图2F中的组N 236B中的光电二极管中的一些可经配置以提供像素阵列的相位检测信息。例如，如图2F中所描绘的实例中所展示，每一6x6像素结构232的光电二极管234的中心2x2分组可经配置以提供相位检测自动聚焦信息。应了解，在所描绘的实例中，每一6x6像素结构232的光电二极管234的中心2x2分组中的每一者安置在所包含的4个9C像素结构230中的每一者的相应内转角中。因而，在本文所描述的实例中，包含在光电二极管234的每一中心2x2分组中的4个光电二极管安置在相应的B、GB、GR、R彩色滤光片下方。在其它实例中，应了解，包含在光电二极管234的每一中心2x2分组中的4个光电二极管可全都安置在绿色彩色滤光片或全色彩色滤光片等下方。
图3说明根据本公开的教示的包含4个9单元3x3像素结构的6x6像素结构332的一个实例的详细示意图，所述9单元3x3像素结构包含相位检测自动聚焦光电二极管的2x2布置，所述相位检测自动聚焦光电二极管的2x2布置包含在像素阵列中的每一6x6像素结构332中所包含的光电二极管的中心2x2分组中。应了解，图3的6x6像素结构332可为图2E到2F中所说明的6x6像素结构232中的一者的详细实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
在图3中所描绘的实例中，6x6像素结构332被说明为包含3x3蓝色9C像素结构330B、与3x3蓝色9C像素结构330G在同一行中的3x3绿色9C像素结构330GB、3x3红色9C像素结构330及与3x3红色9C像素结构330在同一行中的3x3绿色9C像素结构330GR。在所描绘的实例中，2x2相位检测334部分位于光电二极管的中心2x2分组中，以提供像素阵列的相位检测信息。在所描绘的实例中，包含在光电二极管的中心2x2分组中的4个光电二极管被说明为安置在相应的B、GB、GR、R彩色滤光片下方。在其它实例中，应了解，包含在光电二极管234的每一中心2x2分组中的4个光电二极管可全都安置在绿色彩色滤光片或全色彩色滤光片等下方。
所描绘的实例还说明包含在每一相应的1x3像素电路(例如，1x3像素电路204)中的光电二极管的每一列耦合到1x3像素电路的每列3条位线312中的一者。在图3中所描绘的实例中，应了解，所有1x3像素电路耦合到第一位线(例如，BL0 212-0)。因而，应了解，图3中所描绘的实例6x6像素结构332包含在组0中。相比之下，如果所有1x3像素电路耦合到第二位线(例如，BL1 212-1)，那么实例像素6x6像素结构将包含在组1中。类似地，如果所有1x3像素电路耦合到第三位线(例如，BL2 212-2)，那么实例像素6x6像素结构将包含在组2中。
图3中所描绘的实例还说明第一转移控制信号TX0 316-0B经耦合以控制包含3x3蓝色9C像素结构330B的1x3像素电路的行中的第一转移控制晶体管，第二转移控制信号TX1316-1B经耦合以控制包含3x3蓝色9C像素结构330B的1x3像素电路的行中的第二转移控制晶体管，且第三转移控制信号TX2 316-2B经耦合以控制包含3x3蓝色9C像素结构330B的1x3像素电路的行中的第三转移控制晶体管。类似地，第一转移控制信号TX0 316-0R经耦合以控制包含3x3红色9C像素结构330R的1x3像素电路的行中的第一转移控制晶体管，第二转移控制信号TX1 316-1R经耦合以控制包含3x3红色9C像素结构330R的1x3像素电路的行中的第二转移控制晶体管，且第三转移控制信号TX2316-2R经耦合以控制包含3x3红色9C像素结构330R的1x3像素电路的行中的第三转移控制晶体管。图3中所描绘的实例进一步说明相位检测转移控制信号TXPD 316-P经耦合以控制耦合到包含在6x6像素结构332中的光电二极管的中心2x2分组的转移控制晶体管。
图4说明根据本公开的教示的包含沿着像素阵列的行以像素阵列中的像素电路的第一组、第二组及接着第三组的重复序列布置的9单元3x3像素结构430及相位检测自动聚焦光电二极管434的中心2x2分组的6x6像素结构432的组436A、436B、436C的一个实例。换句话说，图4中所描绘的实例展示组0 436A、组1 436B及组2 436C以重复序列沿着像素阵列的行布置。应了解，图4中所描绘的组436A、436B、436C各自可为图2E到2F中所展示的组236A、236B的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。如上文所讨论，包含在组0 436A中的1x3像素电路中的每一者耦合到第一位线BL0(例如，BL0 212-0)，包含在组1 436B中的1x3像素电路中的每一者耦合到第二位线BL1(例如，BL1 212-1)，且包含在组2 436C中的1x3像素电路中的每一者耦合到第三位线BL2(例如，BL2 212-2)。
图5说明根据本公开的教示的耦合到位线512的箝位电路544的一个实例的图，所述位线512耦合到像素电路的相应组536A、536B、536C及像素阵列的读出电路。应了解，图5的像素电路的组536A、536B、536C及位线可为上面在图1到4中讨论的像素电路的组及位线的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
如所描绘的实例中所展示，箝位电路544耦合到位线512。在所述实例中，位线512包含3条位线(例如，BL0、BL1、BL2)的分组。在各种实例中，组0 536A像素电路耦合到位线512的第一位线BL0，组2 536B像素电路耦合到位线512的第二位线BL1，且组3 536C像素电路耦合到位线512的第三位线BL2。如所述实例中所展示，读出电路506耦合到位线512以读出像素电路的组536A、536B、536C。在各种实例中，读出电路506可经配置以执行像素电路的组536A、536B、536C的9C合并读出。当执行9C合并读出时，可通过相应的位线BL0、BL1、BL2同时读出像素电路的所有3个组536A、536B、536C。
在另一实例中，可执行像素电路的组536A、536B、536C的全大小或全分辨率读出。然而，针对全大小或全分辨率读出，一次只读出像素电路的一个组。换句话说，在全大小读出期间，当通过位线BL0读出组0 536A时，位线BL1及BL2空闲或不使用。当通过位线BL1读出组1 536B时，位线BL0及BL2空闲或不使用。当通过位线BL2读出组2 536C时，位线BL0及BL1空闲或不使用。在操作中，根据本发明的教示，箝位电路544经配置以箝位空闲位线BL0、BL1或BL2以改进稳定时间及电源抑制比。
为了说明，图6展示根据本公开的教示的耦合到位线612的箝位电路644的一个实例的示意图，所述位线612耦合到像素阵列的读出电路的电容及电流源。应了解，图6的箝位电路644可为图5中所说明的箝位电路544中的一者的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
如图6中所描绘的实例中所展示，箝位电路644包含到电源线ADVDD及位线612的箝位短路晶体管646。在所述实例中，位线612可为3条位线BL0、BL1、BL2的分组中的一者，且耦合到电流源638及电容CAP 658。在一个实例中，电容CAP 658可为寄生电容。在一个实例中，箝位短路晶体管646经配置以响应于箝位短路使能信号660而被切换。在所描绘的实例中，箝位短路晶体管646用PMOS晶体管实施。
在所述实例中，箝位电路644进一步包含耦合到电源线ADVDD的第一二极管压降装置650及耦合到第一二极管压降装置650的箝位空闲晶体管648，使得第一二极管压降装置及箝位空闲晶体管耦合在电源线ADVDD与位线612之间。在所述实例中，第一二极管压降装置650用具有耦合到电源线ADVDD的栅极及漏极的NMOS晶体管实施，且箝位空闲晶体管646用NMOS晶体管实施。在一个实例中，箝位空闲晶体管646经配置以响应于箝位空闲使能信号662而被切换。
在一个实例中，箝位电路644还可任选地包含耦合到电源线ADVDD的第二二极管压降装置656、耦合到第二二极管压降装置656的可调谐电压电平晶体管654、及耦合到可调谐电压电平晶体管654的箝位信号晶体管652，使得第二二极管压降装置656、可调谐电压电平晶体管654及箝位信号晶体管656耦合在电源线ADVDD与位线612之间。在所述实例中，第二二极管压降装置656用具有耦合到电源线ADVDD的栅极及漏极的NMOS晶体管实施，且可调谐电压电平晶体管654及箝位信号晶体管652用NMOS晶体管实施。在所述实例中，箝位信号晶体管654经配置以响应于可调谐电压电平信号666而被加偏压，且箝位信号晶体管656经配置以响应于箝位信号使能信号664而被切换。
在操作中，应了解，箝位电路644可用于箝位未使用的空闲位线612。如将讨论，箝位电路644可经配置以支持通过箝位短路晶体管646将位线612箝位到ADVDD，或通过第一二极管压降装置650及箝位空闲晶体管648将位线612箝位到具有二极管压降的ADVDD，或任选地通过第二二极管压降装置656、可调谐电压电平晶体管654及箝位信号晶体管652将位线612箝位到可调谐电压电平选项。如将讨论，箝位电路644还可支持采样及保持功能，使得空闲位线612可通过由寄生电容(例如CAP 658)维持的采样及保持电压箝位。
为了说明，图7说明根据本公开的教示的耦合到位线712的采样及保持开关768的一个实例的示意图，所述位线712耦合到像素阵列中的电容。应了解，图7中所描绘的位线712可为图6中所描绘的位线612的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
如图7中所描绘的实例中所展示，多个采样及保持开关中的每一者耦合在电源线ADVDD与多条位线712中的相应一者之间。在所述实例中，多个采样及保持开关768中的每一者经配置以响应于对应的采样及保持使能信号(例如，SH_en1、SH_en2、SH_en3、SH_en_4、SH_en5、SH_en6、SH_en7)而被切换。在所说明的实例中，位线712代表第一位BIT0、第二位BIT1、第三位BIT2、第四位BIT3、第五位BIT4、第六位BIT5及第七位BIT6。在所述实例中，位线BIT0、BIT1及BIT2是1x3像素电路的列0的3条位线的分组，且位线BIT3、BIT4及BIT5是1x3像素电路的列1的3条位线的分组等。所描绘的实例还说明相应位线BIT0、BIT1、BIT2、BIT3、BIT4、BIT5、BIT6与接地ADGND之间的电容C6、C4、C2、C1、C3、C5、C7。另外，所描绘的实例还分别说明位线BIT0/BIT1、BIT1/BIT2、BIT2/BIT3、BIT3/BIT4、BIT4/BIT5、BIT5/BIT6之间的电容C46、C24、C12、C13、C35、C57。
在所述实例中，正在执行像素阵列的全大小或全分辨率读出。因此，1x3像素电路的每列3条位线中一次只有一(1)条(例如，BIT0、BIT3、BIT6等)是活动的或使用的，且每列3条位线中的剩余2条位线(例如，BIT1/BIT2、BIT4/BIT5等)是空闲的或不使用的。因而，耦合到活动位线(例如，BIT0、BIT3、BIT6)的采样及保持开关768响应于对应的采样及保持使能信号(例如，SH_en1、SH_en4、SH_en7)而被激活或接通，耦合到空闲位线(例如，BIT1、BIT2、BIT4、BIT5)的采样及保持开关768响应于对应的采样及保持使能信号(例如，SH_en2、SH_en3、SH_en5、SH_en6)而被去激活或关断。
图7中所说明的实例说明在读出期间的活动位线BIT3的电容性负载。明确来说，在耦合到位线BIT1、BIT2、BIT4、BIT5的采样及保持使能开关关断的情况下，位线BIT3上的电容性负载为
在等式1中，电容C2'表示C6、C46、C4、C24及C2的总电容效应，且电容C3'表示C7、C57、C5、C35及C3的总电容效应。
相比之下，图8A说明在像素阵列中不具有采样及保持开关的情况下通过电容耦合位线812的耦合路径的实例。应了解，图8A中所描绘的位线812可为图7中描绘的位线712的实例，但不具有采样及保持开关768，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
如图8中所描绘的实例中所展示，在没有采样及保持开关768的情况下，位线BIT1、BIT2、BIT3、BIT4、BIT5、BIT6全部都保持耦合到电源线ADVDD，无论相应的位线是活动的还是空闲的。因此，当位线BIT3是活动时，相邻位线BIT2及BIT4保持耦合到电源线ADVDD，从而通过相邻位线BIT2及BIT4创建电源ADVDD与位线BIT3之间的耦合路径。因此，如图8中所说明的位线BIT3上的电容性负载为
C1+C12+C13 (2)
将等式2与等式1进行比较，应了解，根据等式1的位线BIT3上的电容性负载小于根据等式2的位线BIT3上的电容性负载。因此，耦合到空闲位线的采样及保持开关的去激活减少在像素阵列的全大小或全分辨率读出期间的活动位线上的电容性负载，这根据本发明的教示改进稳定时间。
另外，应进一步了解，在没有由空闲位线(例如，BIT2、BIT4)中的去激活的采样及保持开关提供的隔离的情况下，电源线ADVDD中的噪声也通过空闲位线及位线之间的耦合电容耦合到活动位线(例如，BIT3)，这降低电源抑制比。为了说明，图8B展示根据本发明的教示的通过耦合到像素阵列的位线的去激活的采样及保持开关提供的隔离的实例。应了解，图8B中所描绘的位线812可为图8A中所描绘的位线812的实例，但具有去激活的采样及保持开关868，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。如所描绘的实例中所展示，根据本发明的教示，由去激活的采样及保持开关提供通过相邻位线与电源线ADVDD的隔离。因而，根据本发明的教示，通过去激活空闲位线中的采样及保持开关来改进电源抑制比。
图9A说明根据本发明的教示的在与实例像素阵列中的像素电路的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的一个实例。应了解，图9A中所描绘的信号可为图6中所描绘的信号的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
图9A中所描绘的实例说明第一种情况，其中箝位空闲使能信号962及箝位短路使能信号960经配置以控制图6中所描绘的箝位短路晶体管648及箝位短路晶体管646。应注意，图6中所描绘的箝位短路使能信号660是经耦合以控制箝位短路晶体管646的PMOS晶体管的反相控制信号(例如，clamp_short_en_b 660)。因而，应了解，箝位短路使能信号960的极性可适当地反转，以使用图6的反相clamp_short_en_b 660信号控制箝位短路晶体管646。
在图9A中所描绘的实例中，箝位短路使能信号960处于低电平，其转变为高反相clamp_short_en_b信号660，且在整个第一情况下关断图6中所描绘的箝位短路晶体管646。继续所描绘的实例，箝位空闲使能信号962最初处于高值，这接通箝位空闲晶体管648。因而，位线612箝位到具有跨越第一二极管压降装置650的二极管压降的电源线ADVDD。在一个实例中，此时位线612被箝位到接近位线的黑电平的值，以加速位线612的稳定时间。
接下来，在正常读出期间，箝位空闲使能信号962转变为低值，这在通过位线612的正常读出期间关断或禁用箝位空闲晶体管648。
接下来，在通过位线612的正常读出之后，箝位空闲使能信号962转变回高值，这接通或启用箝位空闲晶体管648回到接近位线的黑电平的具有跨越第一二极管压降装置650的二极管压降的电源线ADVDD的箝位值。在一个实例中，当响应于对应的采样及保持使能信号将活动行切换到空闲行时，此值将被采样及保持。在各种实例中，此采样值由耦合到位线612的寄生电容保持。
图9B说明根据本发明的教示的在与实例像素阵列中的像素电路的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的另一实例。应了解，图9B中所描绘的信号可为图6中所描绘的信号的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
图9B中所描绘的实例说明第二种情况，其中箝位空闲使能信号962及箝位短路使能信号960经配置以控制图6中所描绘的箝位空闲晶体管648及箝位短路晶体管646。应注意，图6中所描绘的箝位短路使能信号660是经耦合以控制箝位短路晶体管646的PMOS晶体管的反相控制信号(例如，clamp_short_en_b 660)。因而，应了解，箝位短路使能信号960的极性可适当地反转以用图6的反相clamp_short_en_b 660信号控制箝位短路晶体管646。
在图9B中所描绘的实例中，箝位空闲使能信号962处于低电平，这在整个第二情况下关断图6中所描绘的箝位空闲晶体管648。继续所描绘的实例，箝位短路使能信号960最初处于高值，这接通箝位短路晶体管646。因而，位线612被箝位到电源线ADVDD。在一个实例中，此时位线612被箝位到接近位线的黑电平的值以加速位线612的稳定时间。
接下来，在正常读出期间，箝位短路使能信号960转变为低值，这在通过位线612的正常读出期间关断或禁用箝位短路晶体管646。
接下来，在通过位线612的正常读出之后，箝位短路使能信号960转变回高值，这接通或启用箝位短路晶体管646回到接近位线的黑电平的电源线ADVDD的箝位值。在一个实例中，当响应于对应的采样及保持使能信号将活动行切换到空闲行时，此值将被采样及保持。在各种实例中，此采样值由耦合到位线612的寄生电容保持。
图9C说明根据本发明的教示的在与实例像素阵列中的像素电路的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的又一实例。应了解，图9C中所描绘的信号可为图6中所描绘的信号的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
图9C中所描绘的实例说明第三种情况，其中箝位空闲使能信号962及箝位短路使能信号960经配置以控制图6中所描绘的箝位空闲晶体管648及箝位短路晶体管646。应注意，图6中所描绘的箝位短路使能信号660是经耦合以控制箝位短路晶体管646的PMOS晶体管的反相控制信号(例如，clamp_short_en_b 660)。因而，应了解，箝位短路使能信号960的极性可适当地反转，以用图6的反相clamp_short_en_b 660信号控制箝位短路晶体管646。
应注意，图9C中所描绘的第三种情况是混合情况，其中活动行位线由具有二极管压降的电源线ADVDD箝位(例如，通过第一二极管压降装置650及箝位空闲晶体管648)，而空闲行位线被箝位到电源线ADVDD(例如，通过箝位短路晶体管646)。
如图9C中所描绘的实例中所展示，箝位空闲使能信号962及箝位短路使能信号960最初处于高值，这接通箝位空闲晶体管648及箝位短路晶体管646。因而，空闲位线被箝位到电源线ADVDD，且活动位线箝位到具有二极管压降的电源线ADVDD。
接下来，在正常读出期间，箝位短路使能信号960及接着箝位空闲使能信号962转变为低值，这关断或禁用箝位短路晶体管646及接着箝位空闲晶体管648用于通过位线612的正常读出。
接下来，在通过位线612的正常读出之后，箝位短路使能信号960及接着箝位空闲使能信号962转变回高值，这接通或启用箝位短路晶体管646及接着箝位空闲晶体管648回到针对空闲行的电源线ADVDD的箝位值及针对活动位线的具有二极管压降的电源线ADVDD的箝位值。在一个实例中，当响应于对应的采样及保持使能信号将活动行切换到空闲行时，空闲位线的箝位值将被采样及保持。在各种实例中，此采样值由耦合到位线612的寄生电容保持。应了解，将位线612初始化到箝位值，通过位线612执行正常读出，且接着在正常读出之后将位线612再次箝位到箝位值的时间段是1个水平时间步长(HTP)，如图9C中所标记。
图10A说明根据本发明的教示的在与实例像素阵列中的像素电路的组的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的一个实例。应了解，图10A中所描绘的信号可为图6中所描绘的信号的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
图10A中所描绘的实例说明组0 1036A信号、组1 1036B及组2 1036C信号。在所述实例中，当组0 1036A信号为高时，读出组0。如所展示，在第一水平时间步长(例如，1HTS)期间，组1 1036B及组2 1036C信号为低，而组0 1036A信号为高。因而，组0位线(例如，BL0)是活动的，而组1及组2位线(例如，BL1、BL2)是空闲的或不使用的。在第一水平时间步长(例如，1HTS)期间，包含在组0中的1x3像素电路被读出，这用组0的箝位空闲使能信号1062-0(例如，clamp_idle_en<0>662)被激活，接着去激活，且接着重新激活来指示，这在第一水平时间步长期间启用，禁用，且接着启用箝位空闲晶体管648，也如图9A中所详细描述的情况1实例中所展示。
接下来，在第二水平时间步长(例如，2HTS)期间，当组1 1036B为高时，读出组1。如所展示，在第二水平时间步长(例如，2HTS)期间，组0 1036A及组2 1036C信号为低，而组11036B信号为高。因而，组1位线(例如，BL1)是活动的，而组0及组2位线(例如，BL0、BL2)是空闲的或不使用的。在第二水平时间步长(例如，2HTS)期间，包含在组1中的1x3像素电路被读出，这用组1的箝位空闲使能信号1062-1(例如，clamp_idle_en<1>662)被激活，接着去激活，且接着重新激活来指示，这在第二水平时间步长期间启用，禁用，且接着启用箝位空闲晶体管648，也如图9A中所详细描述的情况1实例中所展示。
接下来，在第三水平时间步长(例如，3HTS)期间，当组2 1036C为高时，读出组2。如所展示，在第三水平时间步长(例如，3HTS)期间，组0 1036A及组1 1036B信号为低，而组21036C信号为高。因而，组2位线(例如，BL2)是活动的，而组0及组1位线(例如，BL0、BL1)是空闲的或不使用的。在第三水平时间步长(例如，3HTS)期间，包含在组2中的1x3像素电路被读出，这用组2的箝位空闲使能信号1062-2(例如，clamp_idle_en<2>662)被激活，接着去激活，且接着重新激活来指示，这在第三水平时间步长期间启用，禁用，且接着启用箝位空闲晶体管648，也如图9A中所详细描述的情况1实例中所展示。
图10B说明根据本发明的教示的在与实例像素阵列中的像素电路的组的读出相关的时间期间耦合到位线的实例箝位电路中的信号的时序图的另一实例。应了解，图10B中所描绘的信号可为图6中所描绘的信号的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。还应了解，图10B中所描绘的实例与图10A中所描绘的实例共享许多相似之处。图10B中所描绘的实例与图10A中所描绘的实例之间的差异在于，在图10B中所描绘的实例中，在读出期间切换箝位短路晶体管646而不是箝位空闲晶体管648。
为了说明，图10B中所描绘的实例展示组0 1036A信号、组1 1036B及组2 1036C信号。在所述实例中，当组0 1036A信号为高时，读出组0。如所展示，在第一水平时间步长(例如，1HTS)期间，组1 1036B及组2 1036C信号为低，而组0 1036A信号为高。因而，组0位线(例如，BL0)是活动的，而组1及组2位线(例如，BL1、BL2)是空闲的或不使用的。在第一水平时间步长(例如，1HTS)期间，包含在组0中的1x3像素电路被读出，这用组0的(低态有效)箝位短路使能信号1060-0B(例如，clamp_short_en_b<0>660)被激活，接着去激活，且接着重新激活来指示，这在第一水平时间步长期间启用，禁用，且接着启用箝位短路晶体管646，也如图9B中所详细描述的情况2实例中所展示。
接下来，在第二水平时间步长(例如，2HTS)期间，当组1 1036B为高时，读出组1。如所展示，在第二水平时间步长(例如，2HTS)期间，组0 1036A及组2 1036C信号为低，而组11036B信号为高。因而，组1位线(例如，BL1)是活动的，而组0及组2位线(例如，BL0、BL2)是空闲的或不使用的。在第二水平时间步长(例如，2HTS)期间，包含在组1中的1x3像素电路被读出，这用组1的(低态有效)箝位短路使能信号1060-1B(例如，clamp_short_en_b<1>660)被激活，接着去激活，且接着重新激活来指示，这在第二水平时间步长期间启用，禁用，且接着启用箝位短路晶体管646，也如图9B中所详细描述的情况2实例中所展示。
接下来，在第三水平时间步长(例如，3HTS)期间，当组2 1036C为高时，读出组2。如所展示，在第三水平时间步长(例如，3HTS)期间，组0 1036A及组1 1036B信号为低，而组21036C信号为高。因而，组2位线(例如，BL2)是活动的，而组0及组1位线(例如，BL0、BL1)是空闲的或不使用的。在第三水平时间步长(例如，3HTS)期间，包含在组2中的1x3像素电路被读出，这用组2的(低态有效)箝位短路使能信号1060-2B(例如，clamp_short_en_b<2>660)被激活，接着去激活，且接着重新激活来指示，这在第三水平时间步长期间启用，禁用，且接着启用箝位短路晶体管646，也如图9B中所详细描述的情况2实例中所展示。
图11说明根据本发明的教示的用于生成用于实例箝位电路的信号的实例逻辑图。应了解，图11中所描绘的信号可为图6到10B中所描绘的信号的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合并起作用。
如所描绘的实例中所展示，组2、组1、组0信号1136由反相器<2:0>1170接收，所述反相器输出反相信号bb2、bb1、bb0 1136B，所述反相信号由输出组信号bl2、bl1、bl0 1136C的反相器<2:0>1172接收。反相器1174接收采样及保持使能信号S&H_en 1168。NAND门<2:0>1178经耦合以接收反相信号bb2、bb1、bb0 1136B及反相器1174的输出。NAND门<2:0>1176经耦合以接收箝位空闲使能输入信号clamp_idle_en_in 1162B及组信号bl2、bl1、bl01136C。NAND门<2:0>1180经耦合以接收NAND门<2:0>1176的输出及NAND门<2:0>1178的输出，以生成箝位空闲使能信号clamp_idle_en<2:0>1162，所述箝位空闲使能信号经耦合以由箝位电路644的箝位空闲晶体管648接收，如图6中所讨论。
返回参考图11中所展示的实例图，反相器1182也经耦合以接收采样及保持使能信号S&H_en 1168。NAND门<2:0>1186也经耦合以接收反相信号bb2、bb1、bb0 1136B及反相器1182的输出。NAND门<2:0>1184经耦合以接收箝位短路使能输入信号clamp_short_en_in1160B及组信号bl2、bl1、bl0 1136C。NAND门<2:0>1188经耦合以接收NAND门<2:0>1184的输出及NAND门<2:0>1186的输出，以生成箝位短路使能信号clamp_short_en<2:0>1160。在所述实例中，3个串联耦合的反相器1190、1192及1194经耦合以接收箝位短路使能信号clamp_short_en<2:0>1160，以生成反相箝位短路使能信号clamp_short_en_b<2:0>1160B，所述反相箝位短路使能信号经耦合以由箝位电路644的箝位短路晶体管648接收，如图6中所讨论。
本发明的所说明实例的以上描述(包含在摘要中描述的内容)并不旨在详尽或将本发明限于所公开的精确形式。如相关领域的技术人员将认识到，虽然为了说明的目的在本文中描述本发明的具体实例，但各种修改在本发明的范围内是可能的。
鉴于上文详细描述，可对本发明进行这些修改。以下权利要求中使用的术语不应被解释为将本发明限于说明书中所公开的具体实例。而是，本发明的范围将要完全由以下权利要求来确定，所述权利要求将要根据权利要求解释的既定理论来解释。

Claims (21)

1.一种成像装置，其包括：
像素阵列，其包含布置成行及列的多个像素电路；
多条位线，其耦合到所述多个像素电路；及
多个箝位电路，其耦合到所述多条位线，其中所述多个箝位电路中的每一者包括：
箝位短路晶体管，其到电源线及所述像素阵列的所述多条位线中的相应一者，其中所述箝位短路晶体管经配置以响应于箝位短路使能信号而被切换；
第一二极管压降装置，其耦合到所述电源线；及
箝位空闲晶体管，其耦合到所述第一二极管压降装置，使得所述第一二级管压降装置及所述箝位空闲晶体管耦合在所述电源线与所述多条位线中的所述相应一者之间，其中所述箝位空闲晶体管经配置以响应于箝位空闲使能信号而被切换。
2.根据权利要求1所述的成像装置，其中所述多个箝位电路中的每一者进一步包括：
第二二极管压降装置，其耦合到所述电源线；
可调谐电压电平晶体管，其耦合到所述第二二极管压降装置，其中所述第二晶体管经配置以响应于可调谐电压电平信号而被加偏压；及
箝位信号晶体管，其耦合到所述可调谐电压电平晶体管，使得所述第二二极管压降装置、所述可调谐电压电平晶体管及所述箝位信号晶体管耦合在所述电源线与所述多条位线中的所述相应一者之间，其中所述箝位信号晶体管经配置以响应于箝位信号使能信号而被切换。
3.根据权利要求2所述的成像装置，其进一步包括耦合到所述多条位线的多个采样及保持开关，其中所述多条位线中的所述相应一者进一步耦合到所述多个采样及保持开关中的相应一者，其中所述多个采样及保持开关中的所述相应一者经配置以响应于采样及保持使能信号而被切换。
4.根据权利要求3所述的成像装置，其中耦合到所述多条位线中的所述相应一者的寄生电容经配置以响应于所述多个采样及保持开关中的所述相应一者而在所述多条位线中的所述相应一者上保持采样电压。
5.根据权利要求4所述的成像装置，其中所述多个像素电路包括布置成所述像素阵列的所述行及列的多个1x3像素电路，其中每一1x3像素电路包含在所述像素阵列中的1x3像素电路的相应列中所包含的3个光电二极管，其中包含在所述像素阵列中的1x3像素电路的所述相应列中的每一1x3像素电路的所述3个光电二极管被包含在所述像素阵列的相应3行中。
6.根据权利要求5所述的成像装置，其中所述多条位线被划分为所述像素阵列中的所述1x3像素电路的每列3条位线的分组，其中所述像素阵列中的所述1x3像素电路的每一列包含耦合到所述3条位线的相应分组的第一位线的所述1x3像素电路的多个第一组、耦合到所述3条位线的所述相应分组的第二位线的所述1x3像素电路的多个第二组，及耦合到所述3条位线的所述相应分组的第三位线的所述1x3像素电路的多个第三组。
7.根据权利要求6所述的成像装置，其中在所述像素阵列的全分辨率读出期间，按照所述像素阵列中的所述1x3像素电路的每列3条位线的所述分组一次1条位线经配置为活动的，而所述像素阵列中的所述1x3像素电路的每列3条位线的所述分组的剩余位线是非活动的。
8.根据权利要求7所述的成像装置，其中所述多个采样及保持开关中的所述相应一者经配置以在所述多条位线中的所述相应一者活动时接通，其中所述多个采样及保持开关中的所述相应一者经配置以在所述多条位线中的所述相应一者空闲时关断。
9.根据权利要求8所述的成像装置，
其中所述箝位空闲晶体管经配置以被接通以将所述多条位线中的所述相应一者箝位到接近所述多条位线中的所述相应一者的黑电平，
其中所述箝位空闲晶体管接着经配置以在所述多条位线中的所述相应一者的正常读出期间被关断，
其中所述箝位空闲晶体管接着经配置以在所述多条位线中的所述相应一者的所述正常读出之后被接通。
10.根据权利要求9所述的成像装置，其中当所述多条位线中的所述相应一者活动时，耦合到所述多条位线中的所述相应一者的所述多个采样及保持开关中的所述相应一者被接通，其中当所述多条位线中的所述相应一者变为空闲时，耦合到所述多条位线中的所述相应一者的所述多个采样及保持开关中的所述相应一者被关断。
11.根据权利要求8所述的成像装置，
其中所述箝位短路晶体管经配置以接通以将所述多条位线中的所述相应一者箝位到耦合到所述多条位线中的所述相应一者的所述电源线，
其中所述箝位短路晶体管接着经配置以在所述多条位线中的所述相应一者的正常读出期间被关断，
其中所述箝位空闲晶体管接着经配置以在所述多条位线中的所述相应一者的所述正常读出之后被接通。
12.根据权利要求11所述的成像装置，其中当所述多条位线中的所述相应一者活动时，耦合到所述多条位线中的所述相应一者的所述多个采样及保持开关中的所述相应一者被接通，其中当所述多条位线中的所述相应一者变为空闲时，耦合到所述多条位线中的所述相应一者的所述多个采样及保持开关中的所述相应一者被关断。
13.一种成像***，其包括：
像素阵列，其包含布置成行及列的多个像素电路；
多条位线，其耦合到所述多个像素电路；
多个箝位电路，其耦合到所述多条位线，其中所述多个箝位电路中的每一者包括：
箝位短路晶体管，其到电源线及所述像素阵列的所述多条位线中的相应一者，其中所述箝位短路晶体管经配置以响应于箝位短路使能信号而被切换；
第一二极管压降装置，其耦合到所述电源线；及
箝位空闲晶体管，其耦合到所述二极管压降装置，使得所述第一二极管压降装置及所述箝位空闲装置耦合在所述电源线与所述多条位线中的所述相应一者之间，其中所述箝位空闲晶体管经配置以响应于箝位空闲使能信号而被切换；
多个采样及保持开关，其耦合到所述多条位线，其中所述多条位线中的所述相应一者进一步耦合到所述多个采样及保持开关中的相应一者；及
读出电路，其耦合到所述像素阵列以通过所述多条位线从所述像素阵列读出信号，所述读出电路包含耦合到所述多条位线的多个电流源。
14.根据权利要求13所述的成像***，其中耦合到所述多条位线中的所述相应一者的寄生电容经配置以保持所述多条位线中的所述相应一者上的采样电压。
15.根据权利要求14所述的成像***，其中所述多个采样及保持开关中的所述相应一者经配置以在所述多条位线中的所述相应一者活动时接通，其中所述多个采样及保持开关中的所述相应一者经配置以在所述多条位线中的所述相应一者空闲时关断。
16.根据权利要求15所述的成像***，
其中所述箝位空闲晶体管经配置以在所述多条位线中的所述相应一者的正常读出之前被接通以将所述多条位线中的所述相应一者箝位到接近所述多条位线中的所述相应一者的黑电平，
其中所述箝位空闲晶体管接着经配置以在所述多条位线中的所述相应一者的所述正常读出期间被关断，
其中所述箝位空闲晶体管接着经配置以在所述多条位线中的所述相应一者的所述正常读出之后被接通。
17.根据权利要求15所述的成像***，
其中所述箝位短路晶体管经配置以在所述多条位线中的所述相应一者的正常读出之前被接通以将所述多条位线中的所述相应一者箝位到耦合到所述多条位线中的所述相应一者的所述电源线，
其中所述箝位短路晶体管接着经配置以在所述多条位线中的所述相应一者的所述正常读出期间被关断，
其中所述箝位空闲晶体管经配置以在所述多条位线中的所述相应一者的所述正常读出之后被接通。
18.根据权利要求13所述的成像***，其中所述多个箝位电路中的每一者进一步包括：
第二二极管压降装置，其耦合到所述电源线；
可调谐电压电平晶体管，其耦合到所述第二二极管压降装置，其中所述第二晶体管经配置以响应于可调谐电压电平信号而被加偏压；及
箝位信号晶体管，其耦合到所述可调谐电压电平晶体管，使得所述第二二极管压降装置、所述可调谐电压电平晶体管及所述箝位信号晶体管耦合在所述电源线与所述多条位线中的所述相应一者之间，其中所述箝位信号晶体管经配置以响应于箝位信号使能信号而被切换。
19.根据权利要求13所述的成像***，其中所述多个像素电路包括布置成所述像素阵列的所述行及列的多个1x3像素电路，其中每一1x3像素电路包含在所述像素阵列中的1x3像素电路的相应列中所包含的3个光电二极管，其中包含在所述像素阵列中的1x3像素电路的所述相应列中的每一1x3像素电路的所述3个光电二极管被包含在所述像素阵列的相应3行中。
20.根据权利要求19所述的成像***，其中所述多条位线被划分为所述像素阵列中的所述1x3像素电路的每列3条位线的分组，其中所述像素阵列中的所述1x3像素电路的每一列包含耦合到所述3条位线的相应分组的第一位线的所述1x3像素电路的多个第一组、耦合到所述3条位线的所述相应分组的第二位线的所述1x3像素电路的多个第二组，及耦合到所述3条位线的所述相应分组的第三位线的所述1x3像素电路的多个第三组。
21.根据权利要求20所述的成像***，其中在所述像素阵列的全分辨率读出期间，按照所述像素阵列中的所述1x3像素电路的每列3条位线的所述分组一次1条位线经配置为活动的，而所述像素阵列中的所述1x3像素电路的每列3条位线的所述分组的剩余位线是非活动的。
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