TW202348007A - 在具有相位檢測自動對焦的九個單元像素影像感測器中改進的位元線穩定及電源抑制比 - Google Patents

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Abstract

一種成像裝置包含配置成列及行之像素電路之一像素陣列。位元線耦合至該等像素電路。箝位電路耦合至該等位元線。該等箝位電路之各者包含至一電源線及該等位元線之一各自者之一箝位短路電晶體。該箝位短路電晶體經組態以回應於一箝位短路啟用信號而被切換。一第一二極體壓降裝置耦合至該電源線。一箝位空載電晶體耦合至該第一二極體壓降裝置，使得該第一二極體壓降裝置及該箝位空載電晶體耦合在該電源線與該等位元線之該各自者之間。該箝位空載電晶體經組態以回應於一箝位空載啟用信號而被切換。

Description

在具有相位檢測自動對焦的九個單元像素影像感測器中改進的位元線穩定及電源抑制比
本發明大體上係關於影像感測器，且特定言之但非排他地，係關於包含具有相位檢測自動對焦之合併像素之影像感測器中之改進的位元線穩定及電源抑制比。
影像感測器已變得無處不在，且現在廣泛用於數位相機、蜂巢式電話、安全攝影機中以及醫療、汽車及其他應用中。隨著影像感測器整合至一更廣泛範圍之電子裝置中，期望透過裝置架構設計以及影像擷取處理兩者以儘可能多之方式(例如，解析度、功耗、動態範圍等)增強其等之功能性、效能度量及類似者。用於製造影像感測器之技術已繼續以高速發展。例如，對更高解析度及更低功耗之需求已鼓勵此等裝置之進一步小型化及整合。
一典型互補金屬氧化物半導體(CMOS)影像感測器回應於來自一外部場景之影像光入射於影像感測器上而操作。影像感測器包含具有光敏元件(例如，光電二極體)之一像素陣列，該等光敏元件吸收入射影像光之一部分並在吸收影像光時產生影像電荷。由像素光生之影像電荷可經量測為依據入射影像光而變化之行位元線上之類比輸出影像信號。換言之，產生之影像電荷量與影像光之強度成正比，該影像光之強度經讀出為來自行位元線之類比信號，並經轉換為數位值，以產生表示外部場景之數位影像(即，影像資料)。
本文描述係關於具有具改進之位元線穩定及電源抑制比之包含相位檢測自動對焦像素之9單元像素影像感測器之一成像系統之實例。在以下描述中，闡述許多具體細節以提供對實例之一透徹理解。然而，熟習相關技術者將認識到，可在沒有一或多個具體細節之情況下，或使用其他方法、組件、材料等來實踐本文所描述之技術。在其他例項中，為了避免使某些態樣不清楚，未詳細地展示或描述熟知之結構、材料或操作。
貫穿此說明書對「一個實例」或「一個實施例」之引用意謂結合實例描述之一特定特徵、結構或特性被包含在本發明之至少一個實例中。因此，貫穿此說明書，片語「在一個實例中」或「在一個實施例中」在各處之出現不一定皆指同一實例。此外，可在一或多個實例中以任何適當之方式組合特定特徵、結構或特性。
為了便於描述，空間相對術語，諸如「下面」、「以下」、「上方」、「下方」、「之上」、「上」、「頂部」、「底部」、「左」、「右」、「中心」、「中間」及類似者可在本文中用於描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所繪示。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖中描繪之定向之外之不同定向。例如，若圖中之裝置被旋轉或翻轉，則被描述為在其他元件或特徵「以下」或「下面」或「下方」之元件將被定向為在其他元件或特徵「之上」。因此，例示性術語「以下」及「下方」可涵蓋之上及以下之一定向兩者。裝置可以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述詞可各自地解釋。另外，亦將理解，當一個元件被稱為在兩個其他元件「之間」時，其可係兩個其他元件之間之唯一元件，或亦可存在一或多個中介元件。
貫穿此說明書，使用若干技術術語。此等術語將在其所源自之技術中呈現其等之普通含義，除非本文中明確定義或其使用之內文另將明確建議。應注意，貫穿此文件，元件名稱及符號可互換使用(例如，Si對矽)；但兩者具有相同含義。
如將討論，一成像系統之各種實例包含一像素陣列，其中複數個1x3像素電路配置成像素陣列之列及行。各1x3像素電路包含沿一各自行配置之3個光電二極體。複數條位元線耦合至複數個1x3像素電路。複數條位元線被劃分成1x3像素電路之每行3條位元線之分組。像素陣列中之1x3像素電路之各行包含耦合至3條位元線之一各自分組之一第一位元線之1x3像素電路之複數個第一組、耦合至3條位元線之各自分組之一第二位元線之1x3個像素電路之複數個第二組，及耦合至3條位元線之各自分組之一第三位元線之1x3像素電路之複數個第三組。像素陣列進一步被組織成複數個9單元(9C)像素結構，使得9C像素結構之各者包含3個1x3像素結構，其形成一3x3像素結構。
在各種實例中，一彩色濾光片陣列安置在像素陣列上方。在一個實例中，彩色濾光片陣列包含以一馬賽克圖案配置之紅色、綠色及藍色彩色濾光片(諸如一拜耳(Bayer)彩色濾光片陣列)，使得各9C像素結構位於彩色濾光片陣列之彩色濾光片之一者下方。在各種實例中，各9C像素結構安置在彩色濾光片陣列之彩色濾光片之一者下方。在各種實例中，新的9C像素結構被配置成4個9C像素結構之2x2分組，其形成6x6像素結構。因而，包含在各6x6像素結構中之四個9C像素結構安置在被安置在像素陣列上方之拜耳彩色濾光片陣列之紅色、綠色、綠色及藍色彩色濾光片下方。在各種實例中，包含在各6x6像素結構中之光電二極體之中心2x2分組可經組態以自像素陣列提供相位檢測自動對焦資訊。
因而，在各種實例中，像素陣列可經組態以同時透過每行所有3條位元線讀出為不具有相位檢測資訊之9C合併像素。在另一實例中，像素陣列可經組態以同時透過每行所有3條位元線讀取為具有相位檢測資訊之9C合併像素。在又一實例中，像素陣列可經組態以讀出為一全解析度或全大小讀出。在該實例中，每行3條位元線之一者在作用中，而每行3條位元線之剩餘2條位元線在全大小讀出期間空載或未使用。
在各種實例中，具有取樣及保持電路之箝位電路耦合至位元線以箝位空載位元線，此解決在全大小或全解析度讀出期間未被箝位之空載位元線可能引入之問題。特定言之，空載位元線將透過3位元線像素電路中之寄生電容電容耦合至作用中的位元線，此係因為位元線之間沒有足夠之空間用於屏蔽。耦合電容貢獻於作用中的讀出位元線之負載，此將劣化穩定時間。空載位元線亦將劣化影像感測器之電源抑制比效能，此係因為空載位元線將連接至電源線(例如，AVDD)。電源線中之所得波動將出現在不具有太多隔離之空載位元線中，該等空載位元線將因此透過耦合電容耦合回至作用中的位元線並劣化電源抑制比。
為了繪示，圖1展示包含1x3像素電路並透過位元線耦合至一讀出電路之一成像系統100之一個實例。在一個實例中，根據本發明之教示，箝位電路以及取樣及保持電路耦合至位元線。特定言之，圖1中所描繪之實例繪示一成像系統100，其包含一像素陣列102、位元線112、一控制電路110、讀出電路106及功能邏輯108。在一個實例中，像素陣列102係包含複數個像素電路104 (例如，P1、P2、…、Pn)之一二維(2D)陣列，該複數個像素電路104經配置成列(例如，R1至Ry)及行(例如，C1至Cx)，以擷取一人、地點、物件等之影像資料，該影像資料接著可用於呈現一人、地點、物件等之一影像。
在各種實例中，各像素電路104可包含一或多個光電二極體，該一或多個光電二極體經組態以回應於入射光而光生影像電荷。例如，在一個實例中，像素電路104可包含3個光電二極體，使得各像素電路104係一1x3像素電路。如將討論，在各種實例中，針對像素電路104之各行，每行存在3條位元線。在各光電二極體中產生之影像電荷被轉移至包含在各像素電路104中之一浮動擴散部，該影像電荷可被轉換成一影像信號，或在某些情況下被轉換成相位檢測自動對焦資訊，且接著由讀出電路106透過行位元線112自各像素電路104讀出。如將討論，在各種實例中，讀出電路106可經組態以透過行位元線112讀出9C合併影像資料、相位檢測自動對焦資料及/或全解析度影像資料。在各種實例中，讀出電路106可包含電流源、路由電路系統及比較器，其等可包含在類比轉數位轉換器中或以其他方式。在各種實例中，亦存在耦合至位元線以箝位空載位元線，以改進位元線穩定時間及電源抑制比之箝位電路以及取樣及保持電路。
在該實例中，由讀出電路106中之類比轉數位轉換器產生之數位影像資料值接著可由功能邏輯108接收。功能邏輯108可簡單地儲存數位影像資料，或甚至藉由應用影像後期效果(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度或以其他方式)來操縱數位影像資料。
在一個實例中，控制電路104耦合至像素陣列102以控制像素陣列102中之複數個光電二極體之操作。例如，控制電路104可產生用於控制影像擷取之一滾動快門或一快門信號。在其他實例中，影像擷取與照明效果(諸如一閃光燈)同步。
在一個實例中，成像系統100可包含在一數位、手機、膝上型電腦或類似者中。此外，成像系統100可耦合至其他硬體件，諸如一處理器(通用或以其他方式)、記憶體元件、輸出(USB埠、無線發射器、HDMI埠等)、照明/閃光燈、電輸入(鍵盤、觸控顯示器、軌跡板、滑鼠、麥克風等)及/或顯示器。其他硬體件可向成像系統100遞送指令，自成像系統100提取影像資料，或操縱由成像系統100提供之影像資料。
圖2A繪示根據本發明之教示之包含在具有一光電二極體陣列之一成像系統中之一像素電路204A之一個實例示意圖。應瞭解，圖2A之像素電路204A可係包含在如圖1中所展示之像素陣列102中之像素電路104之一者之一實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
在圖2A中所描繪之實例中，像素電路204A包含耦合至一轉移電晶體216-0之一光電二極體214-0、耦合至一轉移電晶體216-1之一光電二極體214-1及耦合至一轉移電晶體216-2之一光電二極體214-2。因此，複數個轉移電晶體216-0至216-2之各者耦合至複數個光電二極體214-0至214-2之一各自者。在所描繪之實例中，應瞭解，3個光電二極體214-0、214-1及214-2形成一1x3像素電路204A。換言之，在各種實例中，3個光電二極體214-0、214-1及214-2可被視為3列光電二極體之一行，或一1x3像素電路204A。如將在下面討論，在各種實例中，3個光電二極體214-0、214-1及214-2之讀出可被合併在一起，或可被個別地讀出以用於一全解析度讀出。在另一實施例中，可讀出3個光電二極體214-0、214-1及214-2之一者以提供相位檢測自動對焦資訊。
繼續所描繪之實例，一共用浮動擴散部218耦合至轉移電晶體216-0、轉移電晶體216-1及轉移電晶體216-2。因而，複數個轉移電晶體216-0至216-2之各者耦合在複數個光電二極體214-0至214-2之一各自者與共用浮動擴散部218之間。因而，浮動擴散部218係經組態以接收自複數個光電二極體214-0至214-2轉移之電荷之一共用浮動擴散部。
在操作中，轉移電晶體216-0經耦合以回應於一轉移控制信號TX0而被控制，轉移電晶體216-1經耦合以回應於一轉移控制信號TX1而被控制，且轉移電晶體216-2經耦合以回應於一轉移控制信號TX2而被控制。因而，在光電二極體214-0中回應於入射光而光生之電荷回應於轉移控制信號TX0被轉移至共用浮動擴散部218，在光電二極體214-1中回應於入射光而光生之電荷回應於轉移控制信號TX1被轉移至共用浮動擴散部218，且在光電二極體214-2中回應於入射光而光生之電荷回應於轉移控制信號TX2被轉移至共用浮動擴散部218。
在該實例中，一雙浮動擴散電晶體224亦耦合至共用浮動擴散部218，且一雙浮動擴散電容器C DFD228耦合至雙浮動擴散電晶體224，如所展示。在該實例中，雙浮動擴散電晶體224可回應於一雙浮動擴散信號DFD而接通及關斷，以在低轉換增益或高轉換增益讀出之間切換以增加影像感測器之動態範圍。在該實例中，一重設電晶體226耦合在一電壓供應器(例如，AVDD)與雙浮動擴散電晶體224之間。在操作中，重設電晶體320經組態以回應於一重設控制信號RST重設包含雙浮動擴散電容器C DFD228及共用浮動擴散部218中之電荷之像素電路204A。
在所繪示之實例中，一源極隨耦電晶體220之一閘極耦合至共用浮動擴散部218。在該實例中，源極隨耦電晶體220之汲極耦合至電壓供應器(例如，AVDD)，且源極隨耦電晶體220之源極透過一列選擇電晶體222耦合至一第一行位元線BL0 212-0。因此，換言之，源極隨耦電晶體220及列選擇電晶體222耦合在電壓供應器(例如，AVDD)與第一行位元線212-0之間。在操作中，列選擇電晶體222經組態以回應於一列選擇信號RS將代表共用浮動擴散部218中之電荷之一信號自像素電路204A之源極隨耦電晶體220輸出至第一行位元線212-0。
如所描繪之實例中所展示，像素單元204A之每行存在BL0 212-0、BL1 212-1及BL2 212-2之每行3條行位元線。如所提及，像素單元204A耦合至第一位元線BL0 212-0。因而，由於像素單元204A耦合至像素單元之每行3條位元線BL0 212-0、BL1 212-1及BL2 212-2之第一位元線BL0 212-0，因此像素單元204A被視為包含在像素單元之一第一分組或一第一組(其在本發明中被稱為組0)中。如下面之圖2B至圖2C中將展示，耦合至像素單元之每行3條位元線BL0 212-0、BL1 212-1及BL2 212-2之第二位元線BL1 212-1之一像素單元204B被視為包含在組1中。類似地，耦合至像素單元之每行3條位元線BL0 212-0、BL1 212-1及BL2 212-2之第三位元線BL2 212-2之一像素單元204C被視為包含在組2中。
為了繪示，圖2B繪示根據本發明之教示之包含在具有一光電二極體陣列之一成像系統中之一像素電路204B之一個實例示意圖。應瞭解，圖2B之像素電路204B可係包含在如圖1中所展示之像素陣列102中之像素電路104之一者之另一實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
應進一步瞭解，圖2B之像素電路204B與圖2A之像素電路204A共有許多相似之處。例如，像素單元204B之每行存在3條行位元線BL0 212-0、BL1 212-1及BL2 212-2。然而，圖2B之像素電路204B與圖2A之像素電路204A之間之差異在於，在圖2B之像素電路204B中，源極隨耦電晶體220之源極透過一列選擇電晶體222耦合至第二行位元線BL1 212-1，而不是如圖2A之像素電路204A中之像素單元之每行3條位元線BL0 212-0、BL1 212-2及BL2 212-2之第一行位元線BL0 212-0。在一個實例中，圖2A之像素電路204A與圖2B之像素電路204B可位於同一像素陣列之同一行中，像素單元204B之每行具有相同之3條行位元線BL0 212-0、BL1 212-1及BL2 212-2。然而，由於像素單元204B耦合至第二位元線BL0 212-1，因此像素單元204B被視為包含在像素單元之一第二分組或一第二組(其在本發明中被稱為組1)中。
圖2C繪示根據本發明之教示之包含在具有一光電二極體陣列之一成像系統中之一像素電路204C之一個實例示意圖。應瞭解，圖2C之像素電路204C可係包含在如圖1中所展示之像素陣列102中之像素電路104之一者之又一實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
應進一步瞭解，圖2C之像素電路204C與圖2B之像素電路204B以及圖2A之像素電路204A共有許多相似之處。例如，像素單元204C之每行存在3條行位元線BL0 212-0、BL1 212-1及BL2 212-2。然而，圖2C之像素電路204C與圖2B之像素電路204B以及圖2A之像素電路204A之間之差異在於，在圖2C之像素電路204C中，源極隨耦電晶體220之源極透過一列選擇電晶體222耦合至第三行位元線BL2 212-2，而不是如圖2B之像素電路204B中之像素單元之每行3條位元線BL0 212-0、BL1 212-1及BL2 212-2之第二行位元線BL1 212-1，或不是如圖2A之像素電路204A中之像素單元之每行3條位元線BL0 212-0、BL1 212-1及BL2 212-2之第一行位元線BL0 212-0。在一個實例中，圖2A之像素電路204A、圖2B之像素電路204B及圖2C之像素電路204C可位於同一像素陣列之同一行中，像素單元204C之每行具有相同之3條行位元線BL0 212-0、BL1 212-1及BL2 212-2。然而，由於像素單元204C耦合至第二位元線BL0 212-0，因此像素單元204C被視為包含在像素單元之一第三分組或一第三組(其在本發明中被稱為組2)中。
圖2D繪示根據本發明之教示之包含一像素陣列之3個1x3像素電路之一9單元3x3像素結構230之一個實例。明確言之，圖2D中所描繪之實例展示一9單元(9C)像素結構230，其可被視為3x3像素結構，其包含如所展示般並排配置以形成光電二極體之3行及3列之3個1x3像素電路204。應瞭解，圖2D之3個1x3像素電路204可係圖2A之像素電路204A、圖2B之像素電路204B或圖2C之像素電路204C之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。因而，應進一步瞭解，3個1x3像素電路204之各者包含1x3像素電路204之每行3條位元線(例如，BL0 212-0、BL1 212-1、BL2 212-2)。
圖2E繪示根據本發明之教示之一像素陣列之9單元(9C) 3x3像素結構之一組N 236A之一個實例。在各種實例中，組N 236A包含配置成像素陣列之列及行之9C像素結構230。應瞭解，圖2E中所描繪之9C像素結構230可係圖2D中所描繪之9C像素結構230之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。在各種實例中，N＝0、1或2(例如，組0、組1、組2)，使得包含在組N 236A之各9C像素結構中之1x3像素電路皆耦合至第一位元線BL0 212-0、第二位元線BL1 212-1或第三位元線BL2 212-2，如上文所詳細討論。
圖2E中所描繪之實例亦繪示安置在像素陣列上方之一彩色濾光片陣列。在該實例中，彩色濾光片陣列包含以三種顏色(諸如紅色、綠色及藍色彩色濾光片)之一馬賽克配置之一彩色濾光片陣列。在一個實例中，彩色濾光片陣列可係一拜耳彩色濾光片陣列，使得彩色濾光片以彩色濾光片之2x2正方形之一重複圖案配置，其中在一個列中重複藍色及綠色彩色濾光片且在一相鄰列中重複綠色及紅色彩色濾光片。
如圖2E中所繪示之實例中所展示，9C像素結構之各者安置在彩色濾光片陣列之彩色濾光片之一者下方。在所描繪之實例中，藍色彩色濾光片用一B標籤指示，與藍色彩色濾光片在同一列中之綠色彩色濾光片用一G B標籤指示，紅色彩色濾光片用一R標籤指示，且與紅色彩色濾光片在同一列中之綠色彩色濾光片用一G R標籤指示。因而，應瞭解，沿著彩色濾光片之2x2正方形之圖案之一條對角線之彩色濾光片係藍色(B)及紅色(R)，而沿著彩色濾光片之2x2正方形之圖案之另一對角線之彩色濾光片兩者都係綠色(G B及G R)。
應瞭解，彩色濾光片之各2x2正方形安置在9C像素結構230之一對應2x2正方形上方。因而，由於各9C像素結構230包含如圖2D中所討論般並排配置之3個1x3像素電路204，因此彩色9C像素結構230之各2x2正方形形成一6x6像素結構232，其由4個9C像素構成230或12個1x3像素電路204形成。
圖2F繪示根據本發明之教示之包含相位檢測自動對焦光電二極體之9單元3x3像素結構之一組N 236B之一個實例，該相位檢測自動對焦光電二極體包含在一像素陣列中之各6x6像素結構中所包含之光電二極體之一中心2x2分組中。特定言之，圖2F繪示一像素陣列之一組N 236B，其包含配置成像素陣列之列及行之9C像素結構230。應瞭解，圖2F之組N 236B與上面在圖2E中討論之9C像素結構230之組N 236A共有許多相似之處。例如，類似於圖2E之組N 236A，圖2F之組N 236B亦包含由4個9C像素結構230或12個1x3像素電路204形成之6x6像素結構232。另外，9C像素結構230之各者安置在被安置在像素陣列上方之彩色濾光片陣列之彩色濾光片(例如，B、G B、G R、R)之一者下方。
圖2F之組N 236B與圖2E之組N 236A之間之差異在於，包含在圖2F中之組N 236B中之光電二極體中之一些可經組態以提供像素陣列之相位檢測資訊。例如，如圖2F中所描繪之實例中所展示，各6x6像素結構232之光電二極體234之一中心2x2分組可組態以提供相位檢測自動對焦資訊。應瞭解，在所描繪之實例中，各6x6像素結構232之光電二極體234之中心2x2分組之各者安置在所包含之4個9C像素結構230之各者之一各自內邊角中。因而，在本文所描述之實例中，包含在光電二極體234之各中心2x2分組中之4個光電二極體安置在各自B、G B、G R、R彩色濾光片下方。在其他實例中，應瞭解，包含在光電二極體234之各中心2x2分組中之4個光電二極體可皆安置在綠色彩色濾光片或全色彩色濾光片等下方。
圖3繪示根據本發明之教示之包含4個9單元3x3像素結構之一6x6像素結構332之一個實例之一詳細示意圖，該等9單元3x3像素結構包含相位檢測自動對焦光電二極體之2x2配置，相位檢測自動對焦光電二極體之該2x2配置包含在一像素陣列中之各6x6像素結構332中所包含之光電二極體之一中心2x2分組中。應瞭解，圖3之6x6像素結構332可係圖2E至圖2F中所繪示之6x6像素結構232之一者之一詳細實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
在圖3中所描繪之實例中，6x6像素結構332被繪示為包含一3x3藍色9C像素結構330B、與3x3藍色9C像素結構330G在同一列中之一3x3綠色9C像素結構330GB、一3x3紅色9C像素結構330及與3x3紅色9C像素結構330在同一列中之一3x3綠色9C像素結構330GR。在所描繪之實例中，一2x2相位檢測334部分位於光電二極體之中心2x2分組中，以提供像素陣列之相位檢測資訊。在所描繪之實例中，包含在光電二極體之中心2x2分組中之4個光電二極體被繪示為安置在各自B、G B、G R、R彩色濾光片下方。在其他實例中，應瞭解，包含在光電二極體234之各中心2x2分組中之4個光電二極體可皆安置在綠色彩色濾光片或全色彩色濾光片等下方。
所描繪之實例亦繪示包含在各各自1x3像素電路(例如，1x3像素電路204)中之光電二極體之各行耦合至1x3像素電路之每行3條位元線312之一者。在圖3中所描繪之實例中，應瞭解，所有1x3像素電路耦合至第一位元線(例如，BL0 212-0)。因而，應瞭解，圖3中所描繪之實例6x6像素結構332包含在組0中。相比之下，若所有1x3像素電路耦合至第二位元線(例如，BL1 212-1)，則實例像素6x6像素結構將包含在組1中。類似地，若所有1x3像素電路耦合至第三位元線(例如，BL2 212-2)，則實例像素6x6像素結構將包含在組2中。
圖3中所描繪之實例亦繪示一第一轉移控制信號TX0 316-0B經耦合以控制包含3x3藍色9C像素結構330B之1x3像素電路之列中之第一轉移控制電晶體，一第二轉移控制信號TX1 316-1B經耦合以控制包含3x3藍色9C像素結構330B之1x3像素電路之列中之第二轉移控制電晶體，且一第三轉移控制信號TX2 316-2B經耦合以控制包含3x3藍色9C像素結構330B之1x3像素電路之列中之第三轉移控制電晶體。類似地，一第一轉移控制信號TX0 316-0R經耦合以控制包含3x3紅色9C像素結構330R之1x3像素電路之列中之第一轉移控制電晶體，一第二轉移控制信號TX1 316-1R經耦合以控制包含3x3紅色9C像素結構330R之1x3像素電路之列中之第二轉移控制電晶體，且一第三轉移控制信號TX2 316-2R經耦合以控制包含3x3紅色9C像素結構330R之1x3像素電路之列中之第三轉移控制電晶體。圖3中所描繪之實例進一步繪示一相位檢測轉移控制信號TXPD 316-P經耦合以控制耦合至包含在6x6像素結構332中之光電二極體之中心2x2分組之轉移控制電晶體。
圖4繪示根據本發明之教示之包含沿著一像素陣列之列以像素陣列中之像素電路之第一組、第二組及接著第三組之一重複序列配置之9單元3x3像素結構430及相位檢測自動對焦光電二極體434之中心2x2分組之6x6像素結構432之組436A、436B、436C之一個實例。換言之，圖4中所描繪之實例展示組0 436A、組1 436B及組2 436C以一重複序列沿著像素陣列之列配置。應瞭解，圖4中所描繪之組436A、436B、436C各自可係圖2E至圖2F中所展示之組236A、236B之一實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。如上文所討論，包含在組0 436A中之1x3像素電路之各者耦合至第一位元線BL0 (例如，BL0 212-0)，包含在組1 436B中之1x3像素電路之各者耦合至第二位元線BL1 (例如，BL1 212-1)，且包含在組2 436C中之1x3像素電路之各者耦合至第三位元線BL2 (例如，BL2 212-2)。
圖5繪示根據本發明之教示之耦合至位元線512之箝位電路544之一個實例之一圖，該等位元線512耦合至像素電路之各自組536A、536B、536C及一像素陣列之一讀出電路。應瞭解，圖5之像素電路之組536A、536B、536C及位元線可係上面在圖1至圖4中討論之像素電路之組及位元線之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
如所描繪之實例中所展示，箝位電路544耦合至位元線512。在該實例中，位元線512包含3條位元線(例如，BL0、BL1、BL2)之分組。在各種實例中，組0 536A像素電路耦合至位元線512之第一位元線BL0，組2 536B像素電路耦合至位元線512之第二位元線BL1，且組3 536C像素電路耦合至位元線512之第三位元線BL2。如該實例中所展示，讀出電路506耦合至位元線512以讀出像素電路之組536A、536B、536C。在各種實例中，讀出電路506可經組態以執行像素電路之組536A、536B、536C之一9C合併讀出。當執行一9C合併讀出時，可透過各自位元線BL0、BL1、BL2同時讀出像素電路之所有3個組536A、536B、536C。
在另一實例中，可執行像素電路之組536A、536B、536C之一全大小或全解析度讀出。然而，針對一全大小或全解析度讀出，一次僅讀出像素電路之一個組。換言之，在一全大小讀出期間，當透過位元線BL0讀出組0 536A時，位元線BL1及BL2空載或不使用。當透過位元線BL1讀出組1 536B時，位元線BL0及BL2空載或不使用。當透過位元線BL2讀出組2 536C時，位元線BL0及BL1空載或不使用。在操作中，根據本發明之教示，箝位電路544經組態以箝位空載位元線BL0、BL1或BL2以改進穩定時間及電源抑制比。
為了繪示， 圖 6展示根據本發明之教示之耦合至位元線612之一箝位電路644之一個實例之一示意圖，該位元線612耦合至一像素陣列之一讀出電路之一電容及一電流源。應瞭解，圖6之箝位電路644可係圖5中所繪示之箝位電路544之一者之一實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
如圖6中所描繪之實例中所展示，箝位電路644包含至一電源線ADVDD及位元線612之一箝位短路電晶體646。在該實例中，位元線612可係3條位元線BL0、BL1、BL2之分組之一者，且耦合至一電流源638及一電容CAP 658。在一個實例中，電容CAP 658可係一寄生電容。在一個實例中，箝位短路電晶體646經組態以回應於一箝位短路啟用信號660而被切換。在所描繪之實例中，箝位短路電晶體646用一PMOS電晶體實施。
在該實例中，箝位電路644進一步包含耦合至電源線ADVDD之一第一二極體壓降裝置650及耦合至第一二極體壓降裝置650之一箝位空載電晶體648，使得第一二極體壓降裝置及箝位空載電晶體耦合在電源線ADVDD與位元線612之間。在該實例中，第一二極體壓降裝置650用具有耦合至電源線ADVDD之一閘極及汲極之一NMOS電晶體實施，且箝位空載電晶體646用一NMOS電晶體實施。在一個實例中，箝位空載電晶體646經組態以回應於一箝位空載啟用信號662而被切換。
在一個實例中，箝位電路644亦可視情況地包含耦合至電源線ADVDD之一第二二極體壓降裝置656、耦合至第二二極體壓降裝置656之可微調電壓位準電晶體654、及耦合至可微調電壓位準電晶體654之一箝位信號電晶體652，使得第二二極體壓降裝置656、可微調電壓位準電晶體654及箝位信號電晶體656耦合在電源線ADVDD與位元線612之間。在該實例中，第二二極體壓降裝置656用具有耦合至電源線ADVDD之一閘極及汲極之一NMOS電晶體實施，且可微調電壓位準電晶體654及箝位信號電晶體652用NMOS電晶體實施。在該實例中，箝位信號電晶體654經組態以回應於一可微調電壓位準信號666而被加偏壓，且箝位信號電晶體656經組態以回應於一箝位信號啟用信號664而被切換。
在操作中，應瞭解，箝位電路644可用於箝位未使用之空載位元線612。如將討論，箝位電路644可經組態以支援透過箝位短路電晶體646將位元線612箝位至ADVDD，或透過第一二極體壓降裝置650及箝位空載電晶體648將位元線612箝位至具有一二極體壓降之ADVDD，或視情況地透過第二二極體壓降裝置656、一可微調電壓位準電晶體654及箝位信號電晶體652將位元線612箝位至一可微調電壓位準選項。如將討論，箝位電路644亦可支援一取樣及保持功能，使得空載位元線612可藉由由寄生電容(諸如CAP 658)維持之取樣及保持電壓箝位。
為了繪示，圖7繪示根據本發明之教示之耦合至位元線712之取樣及保持開關768之一個實例之一示意圖，該等位元線712耦合至一像素陣列中之電容。應瞭解，圖7中所描繪之位元線712可係圖6中所描繪之位元線612之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
如圖7中所描繪之實例中所展示，複數個取樣及保持開關之各者耦合在電源線ADVDD與複數條位元線712之各自者之間。在該實例中，複數個取樣及保持開關768之各者經組態以回應於一對應取樣及保持啟用信號(例如，SH_en1、SH_en2、SH_en3、SH_en_4、SH_en5、SH_en6、SH_en7)而被切換。在所繪示之實例中，位元線712代表一第一位BIT0、一第二位BIT1、一第三位BIT2、一第四位BIT3、一第五位BIT4、一第六位BIT5及一第七位BIT6。在該實例中，位元線BIT0、BIT1及BIT2係1x3像素電路之一行0之3條位元線之一分組，且位元線BIT3、BIT4及BIT5係1x3像素電路之一行1之3條位元線之一分組等。所描繪之實例亦繪示各自位元線BIT0、BIT1、BIT2、BIT3、BIT4、BIT5、BIT6與接地ADGND之間之電容C6、C4、C2、C1、C3、C5、C7。另外，所描繪之實例亦分別繪示位元線BIT0/BIT1、BIT1/BIT2、BIT2/BIT3、BIT3/BIT4、BIT4/BIT5、BIT5/BIT6之間之電容C46、C24、C12、C13、C35、C57。
在該實例中，正在執行像素陣列之一全大小或全解析度讀出。因此，1x3像素電路之每行3條位元線中一次只有一(1)條(例如，BIT0、BIT3、BIT6等)在作用中或被使用，且每行3條位元線之剩餘2條位元線(例如，BIT1/BIT2、BIT4/BIT5等)空載或未被使用。因而，耦合至作用中的位元線(例如，BIT0、BIT3、BIT6)之取樣及保持開關768回應於對應取樣及保持啟用信號(例如，SH_en1、SH_en4、SH_en7)而被啟動或接通，耦合至空載位元線(例如，BIT1、BIT2、BIT4、BIT5)之取樣及保持開關768回應於對應取樣及保持啟用信號(例如，SH_en2、SH_en3、SH_en5、SH_en6)而被撤銷啟動或關斷。
圖 7中所繪示之實例繪示在讀出期間之作用中的位元線BIT3之電容性負載。明確言之，在耦合至位元線BIT1、BIT2、BIT4、BIT5之取樣及保持啟用開關關斷之情況下，位元線BIT3上之電容性負載為 (1) 在方程式1中，電容C2'表示C6、C46、C4、C24及C2之總電容效應，且電容C3'表示C7、C57、C5、C35及C3之總電容效應。
相比之下，圖8A繪示在一像素陣列中不具有取樣及保持開關之情況下透過電容耦合位元線812之耦合路徑之一實例。應瞭解，圖8A中所描繪之位元線812可係圖7中描繪之位元線712之實例，但不具有取樣及保持開關768，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
如圖8中所描繪之實例中所展示，在沒有取樣及保持開關768之情況下，位元線BIT1、BIT2、BIT3、BIT4、BIT5、BIT6皆保持耦合至電源線ADVDD，無論各自位元線是否在作用中或空載。因此，當位元線BIT3在作用中時，相鄰位元線BIT2及BIT4保持耦合至電源線ADVDD，藉此透過相鄰位元線BIT2及BIT4形成電源ADVDD與位元線BIT3之間之耦合路徑。因此，如圖8中所繪示之位元線BIT3上之電容性負載為 (2) 將方程式2與方程式1進行比較，應瞭解，根據方程式1之位元線BIT3上之電容性負載小於根據方程式2之位元線BIT3上之電容性負載。因此，耦合至空載位元線之取樣及保持開關之撤銷啟動減小在像素陣列之全大小或全解析度讀出期間之作用中的位元線上之電容性負載，此根據本發明之教示改進穩定時間。
另外，應進一步瞭解，在沒有由空載位元線(例如，BIT2、BIT4)中之撤銷啟動之取樣及保持開關提供之隔離之情況下，電源線ADVDD中之雜訊亦透過空載位元線及位元線之間之耦合電容耦合至作用中的位元線(例如，BIT3)，此劣化電源抑制比。為了繪示，圖8B展示根據本發明之教示之藉由耦合至一像素陣列之位元線之撤銷啟動之取樣及保持開關提供之隔離之一實例。應瞭解，圖8B中所描繪之位元線812可係圖8A中所描繪之位元線812之實例，但具有撤銷啟動之取樣及保持開關868，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。如所描繪之實例中所展示，根據本發明之教示，由撤銷啟動之取樣及保持開關提供透過相鄰位元線與電源線ADVDD之隔離。因而，根據本發明之教示，藉由撤銷啟動空載位元線中之取樣及保持開關來改進電源抑制比。
圖9A繪示根據本發明之教示之在與一實例像素陣列中之一像素電路之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之一個實例。應瞭解，圖9A中所描繪之信號可係圖6中所描繪之信號之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
圖9A中所描繪之實例繪示一第一情況，其中箝位空載啟用信號962及箝位短路啟用信號960經組態以控制圖6中所描繪之箝位短路電晶體648及箝位短路電晶體646。應注意，圖6中所描繪之箝位短路啟用信號660係經耦合以控制箝位短路電晶體646之PMOS電晶體之一反相控制信號(例如，clamp_short_en_b 660)。因而，應瞭解，箝位短路啟用信號960之極性可適當地反轉，以使用圖6之反相clamp_short_en_b 660信號控制箝位短路電晶體646。
在圖9A中所描繪之實例中，箝位短路啟用信號960處於一低位準，其轉變為一高反相clamp_short_en_b信號660，且在整個第一情況下關斷圖6中所描繪之箝位短路電晶體646。繼續所描繪之實例，箝位空載啟用信號962最初處於一高值，此接通箝位空載電晶體648。因而，位元線612經箝位至具有跨第一二極體壓降裝置650之一二極體壓降之電源線ADVDD。在一個實例中，此時位元線612經箝位至接近位元線之黑色位準之值，以加速位元線612之穩定時間。
接下來，在一正常讀出期間，箝位空載啟用信號962轉變為一低值，此在透過位元線612之正常讀出期間關斷或停用箝位空載電晶體648。
接下來，在透過位元線612之正常讀出之後，箝位空載啟用信號962轉變回至高值，此接通或啟用箝位空載電晶體648回至接近位元線之黑色位準之具有跨第一二極體壓降裝置650之一二極體壓降之電源線ADVDD之箝位值。在一個實例中，當回應於對應取樣及保持啟用信號將作用中的列切換至一空載列時，此值將被取樣及保持。在各種實例中，此取樣值由耦合至位元線612之寄生電容保持。
圖9B繪示根據本發明之教示之在與一實例像素陣列中之一像素電路之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之另一實例。應瞭解，圖9B中所描繪之信號可係圖6中所描繪之信號之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
圖9B中所描繪之實例繪示一第二情況，其中箝位空載啟用信號962及箝位短路啟用信號960經組態以控制圖6中所描繪之箝位空載電晶體648及箝位短路電晶體646。應注意，圖6中所描繪之箝位短路啟用信號660係經耦合以控制箝位短路電晶體646之PMOS電晶體之一反相控制信號(例如，clamp_short_en_b 660)。因而，應瞭解，箝位短路啟用信號960之極性可適當地反轉以用圖6之反相clamp_short_en_b 660信號控制箝位短路電晶體646。
在圖9B中所描繪之實例中，箝位空載啟用信號962處於一低位準，此在整個第二情況下關斷圖6中所描繪之箝位空載電晶體648。繼續所描繪之實例，箝位短路啟用信號960最初處於一高值，此接通箝位短路電晶體646。因而，位元線612經箝位至電源線ADVDD。在一個實例中，此時位元線612經箝位至接近位元線之黑色位準之值以加速位元線612之穩定時間。
接下來，在一正常讀出期間，箝位短路啟用信號960轉變為一低值，此在透過位元線612之正常讀出期間關斷或停用箝位短路電晶體646。
接下來，在透過位元線612之正常讀出之後，箝位短路啟用信號960轉變回至高值，此接通或啟用箝位短路電晶體646回至接近位元線之黑色位準之電源線ADVDD之箝位值。在一個實例中，當回應於對應取樣及保持啟用信號將作用中的列切換至一空載列時，此值將被取樣及保持。在各種實例中，此取樣值由耦合至位元線612之寄生電容保持。
圖9C繪示根據本發明之教示之在與一實例像素陣列中之一像素電路之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之又一實例。應瞭解，圖9C中所描繪之信號可係圖6中所描繪之信號之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
圖9C中所描繪之實例繪示一第三情況，其中箝位空載啟用信號962及箝位短路啟用信號960經組態以控制圖6中所描繪之箝位空載電晶體648及箝位短路電晶體646。應注意，圖6中所描繪之箝位短路啟用信號660係經耦合以控制箝位短路電晶體646之PMOS電晶體之一反相控制信號(例如，clamp_short_en_b 660)。因而，應瞭解，箝位短路啟用信號960之極性可適當地反轉，以用圖6之反相clamp_short_en_b 660信號控制箝位短路電晶體646。
應注意，圖9C中所描繪之第三情況係一混合情況，其中作用中的列位元線由具有二極體壓降之電源線ADVDD箝位(例如，透過第一二極體壓降裝置650及箝位空載電晶體648)，而空載列位元線經箝位至電源線ADVDD (例如，透過箝位短路電晶體646)。
如圖9C中所描繪之實例中所展示，箝位空載啟用信號962及箝位短路啟用信號960最初處於一高值，此接通箝位空載電晶體648及箝位短路電晶體646。因而，空載位元線經箝位至電源線ADVDD，且作用中的位元線經箝位至具有二極體壓降之電源線ADVDD。
接下來，在一正常讀出期間，箝位短路啟用信號960及接著箝位空載啟用信號962轉變為一低值，此關斷或停用箝位短路電晶體646及接著箝位空載電晶體648用於透過位元線612之正常讀出。
接下來，在透過位元線612之正常讀出之後，箝位短路啟用信號960及接著箝位空載啟用信號962轉變回至高值，此接通或啟用箝位短路電晶體646及接著箝位空載電晶體648回至針對空載列之電源線ADVDD之箝位值及針對作用中的位元線之具有二極體壓降之電源線ADVDD之箝位值。在一個實例中，當回應於對應取樣及保持啟用信號將作用中的列切換至空載列時，空載位元線之箝位值將被取樣及保持。在各種實例中，此取樣值由耦合至位元線612之寄生電容保持。應瞭解，將位元線612初始化至箝位值，透過位元線612執行正常讀出，且接著在正常讀出之後將位元線612再次箝位至箝位值之時間段係1個水平時間步長(HTP)，如圖9C中所標記。
圖10A繪示根據本發明之教示之在與一實例像素陣列中之像素電路之組之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之一個實例。應瞭解，圖10A中所描繪之信號可係圖6中所描繪之信號之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
圖10A中所描繪之實例繪示一組0 1036A信號、一組1 1036B及一組2 1036C信號。在該實例中，當組0 1036A信號為高時，讀出組0。如所展示，在第一水平時間步長(例如，1HTS)期間，組1 1036B及組2 1036C信號為低，而組0 1036A信號為高。因而，組0位元線(例如，BL0)在作用中，而組1及組2位元線(例如，BL1、BL2)空載或未被使用。在第一水平時間步長(例如，1HTS)期間，包含在組0中之1x3像素電路被讀出，此用組0之箝位空載啟用信號1062-0 (例如，clamp_idle_en＜0＞ 662)被啟動，接著撤銷啟動，且接著重新啟動來指示，此在第一水平時間步長期間啟用，停用，且接著啟用箝位空載電晶體648，亦如圖9A中所詳細描述之情況1實例中所展示。
接下來，在第二水平時間步長(例如，2HTS)期間，當組1 1036B為高時，讀出組1。如所展示，在第二水平時間步長(例如，2HTS)期間，組0 1036A及組2 1036C信號為低，而組1 1036B信號為高。因而，組1位元線(例如，BL1)在作用中，而組0及組2位元線(例如，BL0、BL2)空載或未被使用。在第二水平時間步長(例如，2HTS)期間，包含在組1中之1x3像素電路被讀出，此用組1之箝位空載啟用信號1062-1 (例如，clamp_idle_en＜1＞ 662)被啟動，接著撤銷啟動，且接著重新啟動來指示，此在第二水平時間步長期間啟用，停用，且接著啟用箝位空載電晶體648，亦如圖9A中所詳細描述之情況1實例中所展示。
接下來，在第三水平時間步長(例如，3HTS)期間，當組2 1036C為高時，讀出組2。如所展示，在第三水平時間步長(例如，3HTS)期間，組0 1036A及組1 1036B信號為低，而組2 1036C信號為高。因而，組2位元線(例如，BL2)在作用中，而組0及組1位元線(例如，BL0、BL1)空載或未被使用。在第三水平時間步長(例如，3HTS)期間，包含在組2中之1x3像素電路被讀出，此用組2之箝位空載啟用信號1062-2 (例如，clamp_idle_en＜2＞ 662)被啟動，接著撤銷啟動，且接著重新啟動來指示，此在第三水平時間步長期間啟用，停用，且接著啟用箝位空載電晶體648，亦如圖9A中所詳細描述之情況1實例中所展示。
圖10B繪示根據本發明之教示之在與一實例像素陣列中之像素電路之一組之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之另一實例。應瞭解，圖10B中所描繪之信號可係圖6中所描繪之信號之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。亦應瞭解，圖10B中所描繪之實例與圖10A中所描繪之實例共有許多相似之處。圖10B中所描繪之實例與圖10A中所描繪之實例之間之差異在於，在圖10B中所描繪之實例中，在一讀出期間切換箝位短路電晶體646而不是箝位空載電晶體648。
為了繪示，圖10B中所描繪之實例展示一組0 1036A信號、一組1 1036B及一組2 1036C信號。在該實例中，當組0 1036A信號為高時，讀出組0。如所展示，在第一水平時間步長(例如，1HTS)期間，組1 1036B及組2 1036C信號為低，而組0 1036A信號為高。因而，組0位元線(例如，BL0)在作用中，而組1及組2位元線(例如，BL1、BL2)空載或未被使用。在第一水平時間步長(例如，1HTS)期間，包含在組0中之1x3像素電路被讀出，此用組0之(低態有效)箝位短路啟用信號1060-0B (例如，clamp_short_en_b＜0＞ 660)被啟動，接著撤銷啟動，且接著重新啟動來指示，此在第一水平時間步長期間啟用，停用，且接著啟用箝位短路電晶體646，亦如圖9B中所詳細描述之情況2實例中所展示。
接下來，在第二水平時間步長(例如，2HTS)期間，當組1 1036B為高時，讀出組1。如所展示，在第二水平時間步長(例如，2HTS)期間，組0 1036A及組2 1036C信號為低，而組1 1036B信號為高。因而，組1位元線(例如，BL1)在作用中，而組0及組2位元線(例如，BL0、BL2)空載或未被使用。在第二水平時間步長(例如，2HTS)期間，包含在組1中之1x3像素電路被讀出，此用組1之(低態有效)箝位短路啟用信號1060-1B (例如，clamp_short_en_b＜1＞ 660)被啟動，接著撤銷啟動，且接著重新啟動來指示，此在第二水平時間步長期間啟用，停用，且接著啟用箝位短路電晶體646，亦如圖9B中所詳細描述之情況2實例中所展示。
接下來，在第三水平時間步長(例如，3HTS)期間，當組2 1036C為高時，讀出組2。如所展示，在第三水平時間步長(例如，3HTS)期間，組0 1036A及組1 1036B信號為低，而組2 1036C信號為高。因而，組2位元線(例如，BL2)在作用中，而組0及組1位元線(例如，BL0、BL1)空載或未被使用。在第三水平時間步長(例如，3HTS)期間，包含在組2中之1x3像素電路被讀出，此用組2之(低態有效)箝位短路啟用信號1060-2B (例如，clamp_short_en_b＜2＞ 660)被啟動，接著撤銷啟動，且接著重新啟動來指示，此在第三水平時間步長期間啟用，停用，且接著啟用箝位短路電晶體646，亦如圖9B中所詳細描述之情況2實例中所展示。
圖11繪示根據本發明之教示之用於產生用於一實例箝位電路之信號之一實例邏輯圖。應瞭解，圖11中所描繪之信號可係圖6至圖10B中所描繪之信號之實例，且上文描述之類似地命名及編號之元件在下文類似地耦合並起作用。
如所描繪之實例中所展示，組2、組1、組0信號1136由反相器＜2:0＞ 1170接收，該反相器輸出反相信號bb2、bb1、bb0 1136B，該等反相信號由輸出組信號bl2、bl1、bl0 1136C之反相器＜2:0＞ 1172接收。反相器1174接收取樣及保持啟用信號S&H_en 1168。NAND閘＜2:0＞ 1178經耦合以接收反相信號bb2、bb1、bb0 1136B及反相器1174之輸出。NAND閘＜2:0＞ 1176經耦合以接收箝位空載啟用輸入信號clamp_idle_en_in 1162B及組信號bl2、bl1、bl0 1136C。NAND閘＜2:0＞ 1180經耦合以接收NAND閘＜2:0＞ 1176之輸出及NAND閘＜2:0＞ 1178之輸出，以產生箝位空載啟用信號clamp_idle_en＜2:0＞ 1162，該等箝位空載啟用信號經耦合以由箝位電路644之箝位空載電晶體648接收，如圖6中所討論。
返回參考圖11中所展示之實例圖，一反相器1182亦經耦合以接收取樣及保持啟用信號S&H_en 1168。NAND閘＜2:0＞ 1186亦經耦合以接收反相信號bb2、bb1、bb0 1136B及反相器1182之輸出。NAND閘＜2:0＞ 1184經耦合以接收箝位短路啟用輸入信號clamp_short_en_in 1160B及組信號bl2、bl1、bl0 1136C。NAND閘＜2:0＞ 1188經耦合以接收NAND閘＜2:0＞ 1184之輸出及NAND閘＜2:0＞ 1186之輸出，以產生箝位短路啟用信號clamp_short_en＜2:0＞ 1160。在該實例中，3個串聯耦合之反相器1190、1192及1194經耦合以接收箝位短路啟用信號clamp_short_en＜2:0＞ 1160，以產生反相箝位短路啟用信號clamp _short_en_b＜2:0＞ 1160B，該等反相箝位短路啟用信號經耦合以由箝位電路644之箝位短路電晶體648接收，如圖6中所討論。
本發明之所繪示實例之以上描述(包含在摘要中描述之內容)並不意欲詳盡或將本發明限於所揭示之精確形式。如熟習相關技術者將認識到，雖然為了繪示之目之在本文中描述本發明之具體實例，但各種修改在本發明之範疇內係可能的。
鑑於上文詳細描述，可對本發明進行此等修改。以下發明申請專利範圍中使用之術語不應被解釋為將本發明限於說明書中所揭示之具體實例。實情係，本發明之範疇待完全由以下發明申請專利範圍來判定，該等發明申請專利範圍待根據發明申請專利範圍解釋之既定理論來解釋。
100:成像系統 102:像素陣列 104:像素電路 106:讀出電路 108:功能邏輯 110:控制電路 112:位元線 204:像素電路 204A:像素電路 204B:像素電路 204C:像素電路 212:位元線 212-0:第一行位元線BL0 212-1:第二位元線BL1 212-2:第三位元線BL2 214-0:光電二極體 214-1:光電二極體 214-2:光電二極體 216-0:轉移電晶體 216-1:轉移電晶體 216-2:轉移電晶體 218:共用浮動擴散部 220:源極隨耦電晶體 222:列選擇電晶體 224:雙浮動擴散電晶體 226:重設電晶體 228:雙浮動擴散電容器C DFD230:9單元(9C)像素結構 232:6x6像素結構 234:光電二極體 236A:組N 236B:組N 312:位元線 316-0B:第一轉移控制信號TX0 316-1B:第二轉移控制信號TX1 316-2B:第三轉移控制信號TX2 316-0R:第一轉移控制信號TX0 316-1R:第二轉移控制信號TX1 316-2R:第三轉移控制信號TX2 316-P:相位檢測轉移控制信號TXPD 330B:3x3藍色9C像素結構 330GB:3x3綠色9C像素結構 330GR:3x3綠色9C像素結構 330R:3x3紅色9C像素結構 332:6x6像素結構 334:2x2相位檢測 430:9單元3x3像素結構 432:6x6像素結構 434:相位檢測自動對焦光電二極體 436A:組 436B:組 436C:組 506:讀出電路 512:位元線 536A:組 536B:組 536C:組 544:箝位電路 612:位元線 638:電流源 644:箝位電路 646:箝位短路電晶體 648:箝位空載電晶體 650:第一二極體壓降裝置 652:箝位信號電晶體 654:可微調電壓位準電晶體 656:第二二極體壓降裝置 658:電容CAP 660:箝位短路啟用信號 662:箝位空載啟用信號 664:箝位信號啟用信號 666:可微調電壓位準信號 712:位元線 768:取樣及保持開關 812:位元線 868:取樣及保持開關 960:箝位短路啟用信號 962:箝位空載啟用信號 1036A:組0 1036B:組1 1036C:組2 1062-0:箝位空載啟用信號 1062-1:箝位空載啟用信號 1062-2:箝位空載啟用信號 1136:組2、組1、組0信號 1136B:反相信號bb2、bb1、bb0 1136C:組信號bl2、bl1、bl0 1160:箝位短路啟用信號clamp_short_en＜2:0＞ 1160B:箝位短路啟用輸入信號clamp_short_en_in 1162:箝位空載啟用信號clamp_idle_en＜2:0＞ 1162B:箝位空載啟用輸入信號clamp_idle_en_in 1168:取樣及保持啟用信號S&H_en 1170:反相器＜2:0＞ 1172:反相器＜2:0＞ 1174:反相器 1176:NAND閘＜2:0＞ 1178:NAND閘＜2:0＞ 1180:NAND閘＜2:0＞ 1182:反相器 1184:NAND閘＜2:0＞ 1186:NAND閘＜2:0＞ 1188:NAND閘＜2:0＞ 1190:反相器 1192:反相器 1194:反相器
參考以下圖描述本發明之非限制性及非詳盡實施例，其中貫穿各種視圖，相同元件符號係指相同部分，除非另有指定。
圖1繪示根據本發明之教示之包含一像素陣列之一成像系統之一個實例。
圖2A繪示根據本發明之教示之耦合至一像素陣列之每行3條位元線之一分組之一第一位元線之一1x3像素電路之一示意圖之一個實例。
圖2B繪示根據本發明之教示之耦合至一像素陣列之每行3條位元線之一分組之一第二位元線之一1x3像素電路之一示意圖之一個實例。
圖2C繪示根據本發明之教示之耦合至一像素陣列之每行3條位元線之一分組之一第三位元線之一1x3像素電路之一示意圖之一個實例。
圖2D繪示根據本發明之教示之包含一像素陣列之3個1x3像素電路之一9單元3x3像素結構之一個實例。
圖2E繪示根據本發明之教示之一像素陣列之9單元3x3像素結構之一組之一個實例。
圖2F繪示根據本發明之教示之包含相位檢測自動對焦光電二極體之9單元3x3像素結構之一組之一個實例，該相位檢測自動對焦光電二極體包含在一像素陣列中之各6x6像素結構中所包含之光電二極體之一中心2x2分組中。
圖3繪示根據本發明之教示之包含4個9單元3x3像素結構之一6x6像素結構之一個實例之一詳細示意圖，該9單元3x3像素結構包含相位檢測自動對焦光電二極體之一2x2配置，相位檢測自動對焦光電二極體之該2x2配置包含在一像素陣列中之各6x6像素結構中所包含之光電二極體之一中心2x2分組中。
圖4繪示根據本發明之教示之包含沿著像素陣列之列以一像素陣列中之像素電路之第一組、第二組及接著第三組之一重複序列配置之9單元3x3像素結構及相位檢測自動對焦光電二極體之2x2分組之6x6像素結構之一個實例。
圖5繪示根據本發明之教示之耦合至位元線之箝位電路之一個實例之一圖，該等位元線耦合至像素電路之各自組及一像素陣列之一讀出電路。
圖6繪示根據本發明之教示之耦合至一位元線之一箝位電路之一個實例之一示意圖，該位元線耦合至一像素陣列之一讀出電路之一電容及一電流源。
圖7繪示根據本發明之教示之耦合至位元線之取樣及保持開關之一個實例之一示意圖，該等位元線耦合至一像素陣列中之電容。
圖8A繪示在一像素陣列中不具有取樣及保持開關之情況下穿過電容耦合位元線之耦合路徑之一實例。
圖8B繪示根據本發明之教示之由耦合至一像素陣列之位元線之撤銷啟動取樣及保持開關提供之隔離之一實例。
圖9A繪示根據本發明之教示之在與一實例像素陣列中之一像素電路之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之一個實例。
圖9B繪示根據本發明之教示之在與一實例像素陣列中之一像素電路之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之另一實例。
圖9C繪示根據本發明之教示之在與一實例像素陣列中之一像素電路之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之又一實例。
圖10A繪示根據本發明之教示之在與一實例像素陣列中之像素電路之一組之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之一個實例。
圖10B繪示根據本發明之教示之在與一實例像素陣列中之像素電路之一組之一讀出相關之一時間期間耦合至一位元線之一實例箝位電路中之信號之時序圖之另一實例。
圖11繪示根據本發明之教示之用於為一實例箝位電路產生信號之一實例邏輯圖。
貫穿圖示之多個視圖，對應元件符號指示對應組件。熟習此項技術者將理解，圖中之元件係為了簡單及清楚而繪示，且未必按比例繪製。例如，圖中之一些元件之尺寸可相對於其他元件誇大，以幫助改進對本發明之各種實施例之理解。另外，通常不描繪在一商業上可行之實施例中有用或必要之常見但眾所周知之元件，以便有助於本發明之此等不同實施例之一更直觀理解。
612:位元線
638:電流源
644:箝位電路
646:箝位短路電晶體
648:箝位空載電晶體
650:第一二極體壓降裝置
652:箝位信號電晶體
654:可微調電壓位準電晶體
656:第二二極體壓降裝置
658:電容CAP
660:箝位短路啟用信號
662:箝位空載啟用信號
664:箝位信號啟用信號
666:可微調電壓位準信號

Claims (21)

  1. 一種成像裝置，其包括： 一像素陣列，其包含配置成列及行之複數個像素電路； 複數條位元線，其等耦合至該複數個像素電路；及 複數個箝位電路，其等耦合至該複數條位元線，其中該複數個箝位電路之各者包括： 一箝位短路電晶體，其至一電源線及該像素陣列之該複數條位元線之一各自者，其中該箝位短路電晶體經組態以回應於一箝位短路啟用信號而被切換； 一第一二極體壓降裝置，其耦合至該電源線；及 一箝位空載電晶體，其耦合至該第一二極體壓降裝置，使得該第一二極體壓降裝置及該箝位空載電晶體耦合在該電源線與該複數條位元線之該各自者之間，其中該箝位空載電晶體經組態以回應於一箝位空載啟用信號而被切換。
  2. 如請求項1之成像裝置，其中該複數個箝位電路之各者進一步包括： 一第二二極體壓降裝置，其耦合至該電源線； 一可微調電壓位準電晶體，其耦合至該第二二極體壓降裝置，其中該第二電晶體經組態以回應於一可微調電壓位準信號而被加偏壓；及 一箝位信號電晶體，其耦合至該可微調電壓位準電晶體，使得該第二二極體壓降裝置、該可微調電壓位準電晶體及該箝位信號電晶體耦合在該電源線與該複數條位元線之該各自者之間，其中該箝位信號電晶體經組態以回應於一箝位信號啟用信號而被切換。
  3. 如請求項2之成像裝置，其進一步包括耦合至該複數條位元線之複數個取樣及保持開關，其中該複數條位元線之該各自者進一步耦合至該複數個取樣及保持開關之一各自者，其中該複數個取樣及保持開關之該各自者經組態以回應於一取樣及保持啟用信號而被切換。
  4. 如請求項3之成像裝置，其中耦合至該複數條位元線之該各自者之一寄生電容經組態以回應於該複數個取樣及保持開關之該各自者而在該複數條位元線之該各自者上保持一取樣電壓。
  5. 如請求項4之成像裝置，其中該複數個像素電路包括配置成該像素陣列之該等列及行之複數個1x3像素電路，其中各1x3像素電路包含在該像素陣列中之1x3像素電路之一各自行中所包含之3個光電二極體，其中包含在該像素陣列中之1x3像素電路之該各自行中之各1x3像素電路之該3個光電二極體被包含在該像素陣列之一各自3列中。
  6. 如請求項5之成像裝置，其中該複數條位元線被劃分為該像素陣列中之該1x3像素電路之每行3條位元線之一分組，其中該像素陣列中之該1x3像素電路之各行包含耦合至該3條位元線之一各自分組之一第一位元線之該1x3像素電路之複數個第一組、耦合至該3條位元線之該各自分組之一第二位元線之該1x3像素電路之複數個第二組，及耦合至該3條位元線之該各自分組之一第三位元線之該1x3像素電路之複數個第三組。
  7. 如請求項6之成像裝置，其中在該像素陣列之一全解析度讀出期間，按照該像素陣列中之該1x3像素電路之每行3條位元線之該等分組一次1條位元線經組態為作用中的，而該像素陣列中之該1x3像素電路之每行3條位元線之該等分組之剩餘位元線係非作用中的。
  8. 如請求項7之成像裝置，其中該複數個取樣及保持開關之該各自者經組態以在該複數條位元線之該各自者在作用中時接通，其中該複數個取樣及保持開關之該各自者經組態以在該複數條位元線之該各自者空載時關斷。
  9. 如請求項8之成像裝置， 其中該箝位空載電晶體經組態以被接通以將該複數條位元線之該各自者箝位至接近該複數條位元線之該各自者之一黑色位準， 其中該箝位空載電晶體接著經組態以在該複數條位元線之該各自者之一正常讀出期間被關斷， 其中該箝位空載電晶體接著經組態以在該複數條位元線之該各自者之該正常讀出之後被接通。
  10. 如請求項9之成像裝置，其中當該複數條位元線之該各自者在作用中時，耦合至該複數條位元線之該各自者之該複數個取樣及保持開關之該各自者被接通，其中當該複數條位元線之該各自者變為空載時，耦合至該複數條位元線之該各自者之該複數個取樣及保持開關之該各自者被關斷。
  11. 如請求項8之成像裝置， 其中該箝位短路電晶體經組態以接通以將該複數條位元線之該各自者箝位至耦合至該複數條位元線之該各自者之該電源線， 其中該箝位短路電晶體接著經組態以在該複數條位元線之該各自者之一正常讀出期間被關斷， 其中該箝位空載電晶體接著經組態以在該複數條位元線之該各自者之該正常讀出之後被接通。
  12. 如請求項11之成像裝置，其中當該複數條位元線之該各自者在作用中時，耦合至該複數條位元線之該各自者之該複數個取樣及保持開關之該各自者被接通，其中當該複數條位元線之該各自者變為空載時，耦合至該複數條位元線之該各自者之該複數個取樣及保持開關之該各自者被關斷。
  13. 一種成像系統，其包括： 一像素陣列，其包含配置成列及行之複數個像素電路； 複數條位元線，其等耦合至該複數個像素電路； 複數個箝位電路，其等耦合至該複數條位元線，其中該複數個箝位電路之各者包括： 一箝位短路電晶體，其至一電源線及該像素陣列之該複數條位元線之一各自者，其中該箝位短路電晶體經組態以回應於一箝位短路啟用信號而被切換； 一第一二極體壓降裝置，其耦合至該電源線；及 一箝位空載電晶體，其耦合至該二極體壓降裝置，使得該第一二極體壓降裝置及該箝位空載裝置耦合在該電源線與該複數條位元線之該各自者之間，其中該箝位空載電晶體經組態以回應於一箝位空載啟用信號而被切換； 複數個取樣及保持開關，其等耦合至該複數條位元線，其中該複數條位元線之該各自者進一步耦合至該複數個取樣及保持開關之一各自者；及 一讀出電路，其耦合至該像素陣列以透過該複數條位元線自該像素陣列讀出信號，該讀出電路包含耦合至該複數條位元線之複數個電流源。
  14. 如請求項13之成像系統，其中耦合至該複數條位元線之該各自者之一寄生電容經組態以保持該複數條位元線之該各自者上之一取樣電壓。
  15. 如請求項14之成像系統，其中該複數個取樣及保持開關之該各自者經組態以在該複數條位元線之該各自者在作用中時接通，其中該複數個取樣及保持開關之該各自者經組態以在該複數條位元線之該各自者空載時關斷。
  16. 如請求項15之成像系統， 其中該箝位空載電晶體經組態以在該複數條位元線之該各自者之一正常讀出之前被接通以將該複數條位元線之該各自者箝位至接近該複數條位元線之該各自者之一黑色位準， 其中該箝位空載電晶體接著經組態以在該複數條位元線之該各自者之該正常讀出期間被關斷， 其中該箝位空載電晶體接著經組態以在該複數條位元線之該各自者之該正常讀出之後被接通。
  17. 如請求項15之成像系統， 其中該箝位短路電晶體經組態以在該複數條位元線之該各自者之一正常讀出之前被接通以將該複數條位元線之該各自者箝位至耦合至該複數條位元線之該各自者之該電源線， 其中該箝位短路電晶體接著經組態以在該複數條位元線之該各自者之該正常讀出期間被關斷， 其中該箝位空載電晶體經組態以在該複數條位元線之該各自者之該正常讀出之後被接通。
  18. 如請求項13之成像系統，其中該複數個箝位電路之各者進一步包括： 一第二二極體壓降裝置，其耦合至該電源線； 一可微調電壓位準電晶體，其耦合至該第二二極體壓降裝置，其中該第二電晶體經組態以回應於一可微調電壓位準信號而被加偏壓；及 一箝位信號電晶體，其耦合至該可微調電壓位準電晶體，使得該第二二極體壓降裝置、該可微調電壓位準電晶體及該箝位信號電晶體耦合在該電源線與該複數條位元線之該各自者之間，其中該箝位信號電晶體經組態以回應於一箝位信號啟用信號而被切換。
  19. 如請求項13之成像系統，其中該複數個像素電路包括配置成該像素陣列之該等列及行之複數個1x3像素電路，其中各1x3像素電路包含在該像素陣列中之1x3像素電路之一各自行中所包含之3個光電二極體，其中包含在該像素陣列中之1x3像素電路之該各自行中之各1x3像素電路之該3個光電二極體被包含在該像素陣列之一各自3列中。
  20. 如請求項19之成像系統，其中該複數條位元線被劃分為該像素陣列中之該1x3像素電路之每行3條位元線之一分組，其中該像素陣列中之該1x3像素電路之各行包含耦合至該3條位元線之一各自分組之一第一位元線之該1x3像素電路之複數個第一組、耦合至該3條位元線之該各自分組之一第二位元線之該1x3像素電路之複數個第二組，及耦合至該3條位元線之該各自分組之一第三位元線之該1x3像素電路之複數個第三組。
  21. 如請求項20之成像系統，其中在該像素陣列之一全解析度讀出期間，按照該像素陣列中之該1x3像素電路之每行3條位元線之該等分組一次1條位元線經組態為作用中的，而該像素陣列中之該1x3像素電路之每行3條位元線之該等分組之剩餘位元線係非作用中的。
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