CN116719684B - 一种3d封装的芯片测试*** - Google Patents
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Abstract
本发明公开了一种3D封装的芯片测试***，属于集成电路测试的技术领域，包括测试平台和FPGA测试控制器，其中测试平台包括自然语言交互接口和自然语言处理引擎，FPGA测试控制器被集成在待测试3D封装芯片中，自然语言交互接口，用于与测试人员以自然语言进行交互；自然语言处理引擎，用于解析和识别测试人员输入的自然语言命令，以及在自然语言处理引擎中将识别到的命令类型和参数转换为VHDL或Verilog代码并输出到FPGA测试控制器进行控制或部署硬件辅助测试模块；FPGA测试控制器，用于加载并执行接收到的VHDL或Verilog代码。本发明提高了3D封装芯片测试的易用性，降低了测试人员技能要求，实现了自然语言交互和现有硬件测试模块的集成。
Description
技术领域
本发明属于集成电路测试的技术领域，尤其涉及一种3D封装的芯片测试***。
背景技术
3D封装技术已经成为了芯片设计和制造的重要趋势，这种技术使得不同功能的电子元件可以在三维空间中进行紧密堆叠，从而提高了集成度、性能和功耗效率。然而，随着3D封装芯片的复杂性不断增加，传统的芯片测试方法已经难以满足日益严格的测试需求。
现有的测试方法通常需要测试人员具备高度的专业技能，以便编写和执行复杂数字测试命令。这些方法在操作上可能缺乏灵活性和易用性，从而导致测试过程变得低效和繁琐。此外，测试过程中的人为操作错误和理解上的偏差可能导致测试结果的不准确，进而影响产品质量和可靠性。
此外，现有的测试控制器通常采用硬编码的方式，这意味着测试人员需要具备深入的硬件描述语言（如VHDL或Verilog）知识，以便对测试流程进行编程和调试。这种方法在很大程度上限制了测试过程的灵活性，同时增加了测试人员的学习成本和技能要求。
可见，现有的3D封装芯片测试方法存在诸多不足，主要体现在操作复杂、灵活性差、易用性低以及对测试人员技能要求高等方面。因此，有必要开发一种新型的测试方法，以克服这些问题，提高3D封装芯片测试的效率和准确性。
发明内容
针对上述现有技术中存在的缺陷，本发明提供一种3D封装的芯片测试***，所述测试***包括测试平台和FPGA测试控制器，其中所述测试平台包括自然语言交互接口和自然语言处理引擎，所述FPGA测试控制器被集成在待测试3D封装芯片中，其特征在于，
所述自然语言交互接口，用于测试人员以自然语言输入测试命令、调整测试参数以及显示测试结果；
所述自然语言处理引擎，用于解析和识别测试人员输入的自然语言命令，以及在自然语言处理引擎中通过自定义的命令协议将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码，以及将测试平台的自然语言处理引擎转化出来的VHDL或Verilog代码输出到FPGA测试控制器，用于控制或部署硬件辅助测试模块；
FPGA测试控制器，用于加载并执行接收到的VHDL或Verilog代码。
其中，所述控制或部署硬件辅助测试模块，包括：
控制内建自测试BIST模块；
以及部署虚拟的双向内建自测试BIDI模块和内置热失效测试BHFI模块。
其中，在自然语言处理引擎中通过自定义的命令协议将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码，包括
为每个可能的命令类型创建一个与之对应的VHDL或Verilog代码模板；
在生成指令时，将识别到的参数值替换到相应的代码模板中；
完成参数替换后，将修改后的代码模板转换为可执行的VHDL或Verilog代码；
其中，在测试准备阶段中将代码模板中的占位符和变量替换为实际的信号和寄存器名。
其中，测试人员通过用户界面启动测试流程，测试平台自动识别待测3D芯片并获取相关信息，测试平台根据待测3D芯片向测试人员询问芯片的应用场景；
测试平台根据应用场景和历史测试数据，生成一个推荐测试策略；
推荐的测试策略包括一个或多个测试项目，测试平台将推荐的测试策略以表格形式展示给测试人员，表格中包含针对各个测试项目的测试参数和执行/不执行选项；
其中，对于必须执行的测试项目，显示测试参数，对于可选的测试项目，只有选择执行该项目时才会提供相应的测试参数。
其中，内建自测试BIST包括了逻辑电路功能测试、存储单元功能测试、I/O功能测试和通过硅孔TSVs测试；
双向内建自测试BIDI的测试项目为高速数据传输接口测试和电源供应完整性测试；
以及内置热失效测试BHFI的测试项目为热稳定性能测试条件下的错误纠正代码测试ECC。
其中，在3D芯片封装中，由FPGA测试控制器与硬件辅助测试模块BIST快速通信，将所述FPGA测试控制器部署在与硬件辅助测试模块部署在中介硅板的不同侧，所述FPGA测试控制器通过硅孔TSVs与硬件辅助测试模块BIST实现通信；
BIST模块与待测芯片的其他模块共享寄存器和内存，具体包括将待测芯片中的其他模块的寄存器或内存作为测试向量生成器和结果分析器的存储空间；
当存在多个可选作为共享的寄存器或内存的其他模块时，选择与所述FPGA测试控制器的水平投影距离最近的模块作为与BIST共享寄存器或内存的模块。
其中，对于高性能计算HPC应用场景的BIDI测试，包括在以下模块中配置BIDI功能：
在FPGA测试控制器中配置虚拟BIDI模块的测试电路功能；
在处理器核心模块中配置BIDI的被测电路功能；
在内存控制器模块中配置BIDI的被测电路功能；
在互连网络模块中配置BIDI的被测电路功能；
由FPGA测试控制器接收外部控制器的部署指令后，将相应的配置代码转发到对应的模块中；
所述外部控制器为测试平台。
其中，对所述3D封装芯片执行测试的顺序为先执行BIST测试，如果需要执行BIDI则继续执行BIDI测试，由外部控制器向待测试芯片部署BIDI虚拟模块进行BIDI测试，在BIDI测试执行结束后，判断是否需要执行BHFI测试，再基于BHFI的测试方案参数进行BHFI虚拟模块的测试部署。
其中，根据BIDI测试中使用的测试参数和BIDI测试中返回的测试结果以及芯片的性能参数确定BHFI的部分测试参数，根据BHFI的部分测试参数与BHFI的推荐测试方案中的测试参数的差异大小确定是否需要修改BHFI的推荐测试方案中的部分测试参数；
其中，当两者的差异超过预设阈值时，确定需要调整BHFI的部分测试参数；
以及，确定需要调整BHFI的部分测试参数后通过测试平台的自然语言交互接口向测试用户发起修改提示并接受测试用户对是否修改BHFI推荐测试方案中部分测试参数的反馈。
其中，所述BHFI的部分测试参数为BHFI测试项目热稳定性能测试条件下的错误纠正代码测试ECC的测试持续工作温度。
其中，已知BIDI测试的以下测试参数和测试结果以及芯片性能参数为BIDI测试的最小测试速率:R_min，最大测试速率:R_max，温度传感器反馈的执行BIDI测试时的芯片温度:T_BIDI(R)，芯片支持最高速率R_chip；
对于BHFI测试的测试持续工作温度，计算在BIDI测试中的平均温度变化比例k_T：
k_T=fracT_BIDI(R_max)-T_BIDI(R_min)/(R_max-R_min)，
其中，k_T：温度变化比例系数，用于表示在BIDI测试过程中，芯片温度随着速率增加的变化趋势；
T_BIDI(R_max)：在BIDI测试中最大速率下的芯片温度；
T_BIDI(R_min)：在BIDI测试中最小速率下的芯片温度；
R_max：BIDI测试的最大速率；
R_min：BIDI测试的最小速率；
然后用比例系数k_T估算在芯片支持的最高速率下的温度T_BHFI作为BHFI测试的测试持续工作温度：
，
其中，
T_BIDI(R_min)：在BIDI测试中最小速率下的芯片温度；
k_T：温度变化比例系数；
R_chip：芯片支持的最高速率；
R_min：BIDI测试的最小速率。
本发明通过自然语言交互接口，测试人员可以直观地输入测试命令和参数，而无需编写复杂数字测试命令，这大大简化了测试流程，提高了测试过程的灵活性和易用性。由于本发明的测试过程中涉及的命令可以通过自然语言输入，测试人员无需具备深入的硬件描述语言知识，降低了测试人员的学习成本和技能要求，使得更多人员能够参与测试工作。
本发明的自然语言处理引擎通过自定义的命令协议，将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码，这种转换过程既高效又准确，保证了测试结果的可靠性。
附图说明
通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，并且相同或对应的标号表示相同或对应的部分，其中：
图1是示出根据本发明实施例的一种3D封装的芯片测试***的示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义，“多种”一般包含至少两种。
应当理解，尽管在本发明实施例中可能采用术语第一、第二、第三等来描述……，但这些……不应限于这些术语。这些术语仅用来将……区分开。例如，在不脱离本发明实施例范围的情况下，第一……也可以被称为第二……，类似地，第二……也可以被称为第一……。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
取决于语境，如在此所使用的词语“如果”、“若”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测（陈述的条件或事件）”可以被解释成为“当确定时”或“响应于确定”或“当检测（陈述的条件或事件）时”或“响应于检测（陈述的条件或事件）”。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的商品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种商品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的商品或者装置中还存在另外的相同要素。
如图1所示，一种3D封装的芯片测试***，所述测试***包括测试平台和FPGA测试控制器，其中所述测试平台包括自然语言交互接口和自然语言处理引擎，所述FPGA测试控制器被集成在待测试3D封装芯片中。
测试平台包括一个自然语言交互接口，允许测试人员以自然语言输入测试命令和参数，以提高测试过程的灵活性和易用性，同时降低测试人员的技能要求。
所述测试平台还包括自然语言处理引擎，用于解析和识别测试人员输入的自然语言命令，所述引擎包括命令分类、参数提取和语义理解等功能，所述自然语言理解的功能可以利用现有的自然语言处理框架（如OpenAI的GPT系列模型）作为基础进行开发。以及，在自然语言处理引擎中通过自定义的命令协议将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码。所述测试平台为一个外部控制器。
将测试平台的自然语言处理引擎转化出来的VHDL或Verilog代码输出到测试控制器，用于控制或部署硬件辅助测试模块（控制BIST，部署BIDI和BHFI）。其中，将生成的VHDL或Verilog代码发送到FPGA测试控制器，包括通过通信接口如UART、SPI或I2C传输代码。
在FPGA测试控制器上加载并执行接收到的VHDL或Verilog代码。
执行测试控制器中的测试操作，自动对芯片进行局部测试、组件测试和***级测试。同时实时收集测试结果并通过自然语言处理引擎将结果转换为自然语言描述后在自然语言交互接口上进行显示，以便测试人员快速理解和评估测试结果。
通过自然语言交互接口，测试人员可以轻松地调整测试参数，从而加快测试过程。
通过本发明能实现一种更加智能、灵活且易用的3D封装芯片测试方法。这种方法可以提高测试效率，降低测试成本。
其中，在3D封装的芯片测试开始之前，需要将代码模板中的占位符和变量替换为实际的信号和寄存器名，以便与现有的FPGA测试控制器代码集成。
在某一实施例中，在自然语言处理引擎中通过自定义的命令协议将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码。
首先，为每个可能的命令类型创建一个与之对应的VHDL或Verilog代码模板。这些模板定义了如何执行测试操作、控制或部署硬件辅助测试模块。例如，为“启动BIST测试”命令创建一个代码模板，该模板包含用于启动BIST测试的逻辑和控制信号。
在生成指令时，将识别到的参数值替换到相应的代码模板中。例如，如果自然语言输入中包含“测试频率为100MHz”，则将该参数值替换到与之相关的代码模板中的相应位置。
完成参数替换后，将修改后的代码模板转换为可执行的VHDL或Verilog代码。其中，在测试准备阶段中将代码模板中的占位符和变量替换为实际的信号和寄存器名，以便与现有的FPGA测试控制器代码集成。
在某一实施例中，在自然语言处理引擎实现指令转化的过程中，首先自然语言处理引擎需要识别输入的自然语言中的关键字和短语，以确定用户意图和需求，包括识别诸如“测试”、“启动”和“参数”等预先确定的关键字。
自然语言处理引擎需要将识别到的关键字和短语与预定义的命令模板进行匹配，以确定具体的测试命令类型。包括根据输入文本，引擎可以将命令分类为“启动BIST测试”、“调整测试参数”等。
在确定命令类型后，自然语言处理引擎需要进一步提取输入文本中的相关参数，包括涉及到的识别数字、时间、频率等具体数值，或者识别特定的硬件组件和测试项目。
最后，根据识别到的命令类型和参数，自然语言处理引擎根据自定义的命令协议将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码。
在某一实施例中，测试人员通过用户界面启动测试流程。测试平台自动识别待测3D芯片并获取相关信息。测试平台根据待测3D芯片向测试人员询问芯片的应用场景，例如在界面上文字询问“请描述您计划使用此芯片进行的应用场景。”测试平台根据用户提供的应用场景和历史测试数据，生成一个推荐的测试策略，测试策略包括一个或多个测试项目，其中包含针对各个测试项目的测试参数和执行/不执行选项。测试平台将推荐的测试策略以表格形式展示给测试人员，表格中包含针对各个测试项目的测试参数和执行/不执行选项，对于必须执行的测试项目，表格中会直接显示测试参数，对于可选的测试项目，只有选择执行该项目时才会提供相应的测试参数。
同时，测试平台通过自然语言描述推荐的测试策略，帮助测试人员更好地理解方案内容。例如，“根据您的XXX应用场景，推荐执行基于内建自测试（BIST）的RAM测试，同时可以选择执行双向内建自测试（BIDI）和内置热失效测试（BHFI）”。
测试人员可以根据需要对推荐的测试策略进行修改，修改可以包括直接调整表格中的参数值，也可以通过自然语言指示进行。例如，测试人员可以输入“将BIST测试深度从1024调整为2048”。
测试人员审核并确认最终的测试策略。测试平台会根据最终确定的测试策略，***生成可执行VHDL或Verilog代码的测试脚本。将生成的测试脚本发送到测试控制器并执行。测试控制器根据脚本内容进行相应的测试操作，如连接硬件、执行测试、收集数据等。
测试完成后，***平台将测试结果以自然语言或测试数据可视化图形的形式反馈给测试人员。例如，“RAM测试已完成，未发现故障”。
在某一实施例中，假设测试人员正在测试一个3D芯片，该芯片主要应用于高性能计算（HPC）领域，用于大规模科学模拟和数据处理任务。测试平台可以给出的推荐测试方案可以显示如下表：
上表中，内建自测试（BIST）包括了逻辑电路功能测试、存储单元功能测试、I/O功能测试和通过硅孔（TSVs）测试。双向内建自测试（BIDI）的子项目（高速数据传输接口测试和电源供应完整性测试）以及内置热失效测试（BHFI）的项目（热稳定性能测试条件下的错误纠正代码测试ECC）。
注意上述表格只是一个基本测试案例的示例说明，实际可能根据3D芯片的具体情况还可以设置其他一些更细化的测试项目，以满足实际测试工程的需求，但是实现方案和技术手段是与本发明公开的测试案例是一致的。
再如，假设测试人员正在测试一个3D芯片，该芯片主要应用于针对室内环境监控应用的应用领域，测试平台可以给出的推荐测试方案可以显示如下表：
在可能包括室内环境监控、家电控制的一些应用场景中，芯片可能不会处于高温环境，散热要求较低，因此对3D封装芯片仅执行BIST即可。
在某一实施例中，自然语言处理引擎将解析出来的自然语言命令转换为VHDL代码。VHDL是一种硬件描述语言。使用FPGA开发工具Xilinx将VHDL代码编译成适用于特定FPGA芯片的比特流bitstream文件。将比特流文件下载到FPGA芯片中，FPGA将根据该文件配置其内部逻辑资源，从而实现测试控制器的功能。
在某一实施例中，在3D芯片封装中，由FPGA实现的测试控制器与硬件辅助测试模块BIST快速通信，将所述FPGA测试控制器部署在与硬件辅助测试模块部署在中介硅板的不同侧，所述FPGA测试控制器通过硅孔TSVs与硬件辅助测试模块BIST实现快速、低延迟的通信。
在某一实施例中，将FPGA与硬件辅助测试模块BIST连接，使用FPGA的I/O引脚与硬件辅助测试模块的接口进行通信。将FPGA与外部接口（JTAG或其他调试接口）连接，以便将自然语言处理引擎生成的VHDL代码下载到FPGA中，并收集测试结果。FPGA内部通过查找表（LUTs）、触发器（flip-flops）和其他可编程资源实现测试控制器的逻辑功能，包括命令解析、测试策略生成、测试执行和测试结果处理等功能。
BIST（内建自测试）模块是一种用于测试数字集成电路的技术，芯片能够执行自我测试。
BIST模块的主要功能包括，生成测试向量：在测试过程中，BIST模块会自动生成用于测试电路的输入数据；应用测试向量，将自动生成的测试向量应用到待测芯片电路，并收集输出结果；
分析测试结果，对收集到的输出结果进行分析，以判断待测电路是否存在缺陷；提供测试结果，将测试结果报告给测试控制器。
在测试开始之前，测试控制器根据测试要求对BIST模块进行配置。BIST模块自动生成测试向量如伪随机序列，并将其应用到待测电路。待测电路根据输入的测试向量产生输出结果。BIST模块收集待测电路的输出结果，并通过内置的结果分析器进行分析。BIST模块将测试结果（通过/失败）报告给测试控制器。
所述BIST模块的包括以下几个组件。测试向量生成器，负责生成用于测试的输入数据。这通常通过线性反馈移位寄存器（LFSR）或计数器实现。测试执行单元，将测试向量应用到待测电路，并收集输出结果。这通常通过多路复用器（MUX）和寄存器来实现。结果分析器，对收集到的输出结果进行分析，以判断待测电路是否存在缺陷。这通常通过专用的比较器和状态机实现。控制逻辑，与测试控制器通信并根据其指令控制BIST模块的操作。这通常通过状态机和I/O接口实现。
BIST与测试控制器之间的通信机制包括：
配置接口：允许测试控制器在测试开始之前发送配置信息到BIST模块。
控制信号：用于启动、停止或暂停测试过程。
结果接口：允许BIST模块将测试结果报告给测试控制器。
通信机制可以通过并行或串行接口实现，如SPI、I2C或其他定制接口。
在某一实施例中，BIST模块时将待测芯片中的某些寄存器或内存作为测试向量生成器和结果分析器的存储空间。通过共享寄存器和内存减少BIST模块需要的专用存储资源，从而节省芯片面积和功耗。当存在多个可选作为共享的寄存器或内存的其他模块时，选择与FPGA测试控制器的水平投影距离最近的模块作为与BIST共享寄存器或内存的模块。
在某一实施例中，将BIST模块与待测电路共享同一个时钟和复位信号。这样可以减少独立的时钟和复位信号所需的布线和I/O资源。
在某一实施例中，在非测试模式下，将BIST模块的I/O接口与待测电路的I/O接口共享。通过使用多路复用器（MUX），在测试模式下将这些接口切换为BIST模块的输入输出，从而减少专用测试接口所需的芯片面积和I/O资源。
BIDI（双向内建自测试）可为一个虚拟模块，BIDI是一种用于测试数字集成电路的技术，其特点在于可以进行双向测试，即模块可以作为测试控制器或被测电路。
在某一实施例中，在一个3层结构的3D封装芯片的示例中，控制器FPGA位于顶部的第3层，而硬件辅助测试模块BIST位于底部的第1层。在它们之间有一层中介硅板。FPGA控制器和BIST模块之间的通信通过硅孔TSVs实现，两层硅板之间的硅孔是一种立体集成技术，用于在多层堆叠的芯片或硅板之间提供垂直电气连接。这种连接方式使得不同层之间的信号传输速度更快。
对于共享寄存器或内存的配置，假设第中介硅板上有两个可选的能作为共享存储功能的模块，需要选择其中一个与BIST共享。为了确保最佳通信性能，选择距离第4层FPGA控制器水平距离最近的存储模块（例如三维建模中只考虑水平xy平面投影上投影距离）。
在某一实施例中，本发明的BIDI模块用于高速数据传输接口测试（SerDes）和电源供应完整性测试（PSI）。
BIDI模块作为测试控制器，用于生成测试向量，将其应用到被测电路，并收集、分析输出结果。生成高速串行数据，用于测试SerDes接口。监测电源电压和电流，检测电源异常，并注入电源扰动，用于测试电源供应完整性。
BIDI模块作为被测电路，接收来自外部测试控制器的测试向量，产生相应的输出结果，并将其发送回测试控制器。发送和接收高速串行数据，用于SerDes接口测试。提供电源电压和电流测量结果，以及电源异常状态信息。
在某一实施例中，BIDI模块工作可以分为以下几个阶段：
在测试开始之前，外部控制器根据测试要求进行虚拟BIDI模块的配置。
作为测试控制器时，BIDI模块自动生成测试向量并将其应用到被测电路。
作为测试控制器时，BIDI模块生成高速串行数据并将其发送到被测SerDes接口；作为被测电路时，BIDI模块接收来自测试控制器的高速串行数据。
作为测试控制器时，BIDI模块监测电源电压和电流，检测电源异常，并注入电源扰动；作为被测电路时，BIDI模块提供电源测量结果和电源异常状态信息。
作为测试控制器时，BIDI模块收集被测电路的输出结果、SerDes测试结果和PSI测试结果，进行分析，并将测试结果报告给外部控制器。
在某一实施例中，例如当BIDI作为虚拟模块应用于高性能计算HPC场景中时，需要在测试控制器模块中配置BIDI的发送和监测功能，以及在被测电路模块中配置BIDI的接收和反馈功能。
其中，在测试控制器模块中配置BIDI，对于高速串行数据发送，包括集成一个高速串行数据发生器，用于产生测试向量，并将其发送到被测SerDes接口，这通常包括一个伪随机比特序列PRBS发生器、时钟发生器和串行器。此外，集成电源电压和电流监测功能为一个电源监测器用于电源监测，以便实时检测电源异常；集成电源扰动注入功能为一个电源扰动注入器，用于模拟实际工作条件下的电源变化。
其中，在被测电路模块中配置BIDI，对于高速串行数据接收，包括集成一个高速串行数据接收器，用于从测试控制器接收测试向量，通常包括一个解串器、时钟恢复器和一个误码检测器。对于电源测量结果和异常状态反馈，包括集成电源测量结果和电源异常状态反馈功能，以便将电源信息发送回测试控制器，包括一个电源状态报告器和一个串行或并行数据接口。
在某一实施例中，以在HPC场景的BIDI测试为例，需要在以下模块中配置BIDI功能：
FPGA测试控制器：配置虚拟BIDI模块的测试电路功能。
处理器核心：处理器核心是HPC***中的主要计算部件，需要进行严格的功能和性能测试。在处理器核心模块中配置BIDI的被测电路功能，以便对其进行高速接口和电源完整性测试。
内存控制器：内存控制器负责处理来自处理器核心的内存访问请求，对其性能和可靠性要求较高。在内存控制器模块中配置BIDI的被测电路功能，以便对其进行高速接口和电源完整性测试。
互连网络：互连网络连接处理器核心、内存控制器和其他外设，对其延迟和吞吐量要求较高。在互连网络模块中配置BIDI的被测电路功能，以便对其进行高速接口和电源完整性测试。
在某一实施例中，由于FPGA测试控制器和待测试模块在3D封装芯片内部是可通信连接的，可以由FPGA测试控制器接收外部控制器的部署指令后，先全部接收后再将相应的配置代码转发对对应的模块中。
内置热失效测试BHFI（Built-inHardwareFaultInjection）模块是一种硬件辅助测试模块，用于在芯片测试过程中自动地注入故障，以评估芯片在面临故障时的性能和可靠性。
虚拟BHFI（Built-inHardwareFaultInjection）模块是一种基于软件的故障注入方法，用于在软件测试过程中自动地注入故障，以评估软件在面临故障时的性能和可靠性。
在某一实施例中，在实际物理环境中，要实现特定工作温度下的错误纠正代码（ECC）测试，需要结合实际的硬件环境，包括硬件散热和温控设备，然后再将虚拟BHFI模块与硬件环境相结合来进行ECC测试。
为了在实际硬件环境中进行温度控制需要使用专门的散热和温控设备，通过散热和温控设备通过调节散热器的功率来调整芯片的温度，以便在特定的工作温度范围内进行ECC测试。
在设定好硬件环境的温度后，使用虚拟BHFI模块来进行ECC测试。
在某一实施例中，测试控制模块与硬件散热和温控设备，以及温度传感器在3D芯片内部进行连接，进行数据监控和硬件控制的功能。
在某一实施例中，虚拟BHFI模块存放预设的故障模型，包括与工作温度相关的故障模型和与存储器相关的故障模型。将生成的故障序列注入到硬件的特定部分中，这可以是一个模拟器/仿真器插件，或者是一段插桩代码。虚拟BHFI模块控制故障注入过程并收集硬件在受到故障影响时的响应数据，可以通过在插桩代码中添加数据收集语句实现，或者调用FPGA测试控制器提供的数据收集功能实现。
在某一实施例中，使用硬件描述语言（如VHDL或Verilog）编写适用于现有FPGA测试控制器的BHFI模块。此模块包括故障模型库、故障注入器以及数据收集和处理功能。
将设计好的BHFI模块集成到现有FPGA测试控制器的硬件设计中。
FPGA测试控制器与需要进行故障注入测试的目标模块连接，确保测试控制器可以对目标模块进行故障注入和数据收集。
为了实现特定工作温度下的ECC测试，需要使用温度传感器（例如热敏电阻）以及温控设备（例如PID控制器和散热器）来监测和调整***的温度。将温度传感器的输出信号连接到FPGA测试控制器，使其能够实时监测***的温度。同时将温控设备与FPGA相连接，以便测试控制器根据需要调整***的工作温度。
根据测试需求，配置故障注入策略，包括选择要注入的故障类型、故障分布和故障发生的时刻。
在实际硬件环境中进行特定工作温度下的ECC测试，使用现有FPGA测试控制器上的BHFI模块模拟故障注入，并收集芯片在受到故障影响时的响应数据。根据收集到的数据，评估ECC在不同温度环境下的性能和可靠性。
在某一实施例中，确定选择待测试3D封装芯片的测试的故障模型。常见的故障模型包括：位翻转（单个或多个位）、随机故障、时序故障、短路和开路等。
确定要注入故障的对象（寄存器、内存、逻辑门等）和位置，可以选择***关键部件作为注入故障的对象和位置。
选择故障注入的分布和概率，例如均匀分布、正态分布。确定故障发生的概率如固定的概率或随时间或随着温度变化的概率，选择适当的分布和概率可以更好地模拟实际工况下的错误情况。确定故障发生的时刻，例如周期性注入、随机时间点注入或特定事件触发注入。根据选择的故障模型和策略，配置故障注入器的参数，包括故障类型、位置、发生概率。
将配置好的故障注入策略应用到测试控制器上，执行实际的故障注入测试。
在某一实施例中，当需要BIDI测试时，测试平台会根据3D封装芯片的应用场景和3D封装芯片的性能参数进一步细化SerDes的测试参数。如果应用于高性能计算（HPC）领域，测试平台将根据HPC的特点调整SerDes测试参数。测试平台可以进一步向测试用户提问，获得具体的HPC应用类型。
在某一实施例中，如大模型训练场景下，高吞吐量和高带宽的数据传输需求至关重要，测试速率范围可能需要覆盖芯片支持的最高速率，以确保在高负载下依然能够保持稳定的性能，步进应设置得较小，以便在不同速率下对SerDes性能进行详细评估。例如，如果芯片支持最高速率为56Gbps，则测试速率范围设置为10Gbps到56Gbps，步进设置为2Gbps。
在某一实施例中，如科学模拟和数据分析的应用场景下，针对复杂的科学计算和大规模数据分析应用，测试平台会关注延迟敏感的数据传输和并行处理能力。测试速率范围设定为覆盖常见的科学计算和数据分析应用所需的速率，而步进可以设置为适中，以确保在关键速率区间内对SerDes性能进行充分测试。例如，如果芯片支持最高速率为56Gbps，测试速率范围设置为1Gbps到40Gbps，步进设置为5Gbps。
在某一实施例中，如高性能图形处理场景下，对于高性能图形处理应用，例如实时渲染和虚拟现实，测试平台可能会关注高分辨率视频信号的传输能力，测试速率范围需要覆盖各种常见的图形处理应用所需的速率，从低分辨率到高分辨率和高帧率。步进可以设置为适中或较小，以便在关键速率区间内对SerDes性能进行详细测试。例如，如果芯片支持最高速率为56Gbps，测试速率范围设置为2.5Gbps到32.4Gbps（符合HDMI2.1标准），步进设置为2Gbps。
在某一实施例中，测试速率范围应至少覆盖芯片规格中声明的最低速率和最高速率。为了确保芯片在各种工作条件下的性能可靠性，测试速率范围可能需要稍微扩大，包括低于最低速率和高于最高速率的一定范围。
在某一实施例中，测试步进的选择取决于测试需求和分辨率。在确定步进时，需要在测试分辨率和测试时间之间进行权衡，包括在关键性能区间（例如，接近最低速率、最高速率或其他特定应用场景要求的速率）设置较小的步进，而在其他区间设置较大的步进。
在某一实施例中，对所述3D封装芯片执行测试的顺序为BIST测试，如果需要执行BIDI则继续执行BIDI测试，由外部控制器向待测试芯片部署BIDI虚拟模块进行BIDI测试，在BIDI测试执行结束后，判断是否需要执行BHFI测试，是则根据BIDI测试中使用的测试参数和BIDI测试中返回的测试结果以及芯片的性能参数确定BHFI的部分测试参数，根据BHFI的测试参数与BHFI的推荐测试方案中的测试参数的差异大小确定是否需要修改BHFI的推荐测试方案中的测试参数。其中，当两者的差异超过预设阈值时，确定需要调整BHFI的测试参数。以及，确定需要调整BHFI的测试参数后通过测试平台的自然语言交互接口向测试用户发起修改提示并接受测试用户对是否修改BHFI推荐测试方案中测试参数的反馈，之后再基于BHFI的测试方案参数进行BHFI虚拟模块的测试部署。
在某一实施例中，根据BIDI的测试参数、BIDI测试结果和芯片性能参数，所述测试参数包括BIDI测试的测试速率范围，所述测试结果包括BIDI测试中温度传感器反馈的执行BIDI测试时的芯片温度，所述芯片性能参数为芯片支持最高速率。
基于预设算法来确定BHFI的部分测试参数，所述BHFI的部分测试参数为测试持续工作温度。
在某一实施例中，已知BIDI测试的以下测试参数和测试结果以及芯片性能参数：BIDI测试的最小测试速率R_min，最大测试速率:R_max，温度传感器反馈的执行BIDI测试时的芯片温度T_BIDI(R)，芯片支持最高速率R_chip。
对于BHFI测试的测试持续工作温度，计算在BIDI测试中的平均温度变化比例k_T：
k_T=fracT_BIDI(R_max)-T_BIDI(R_min)/(R_max-R_min)，
其中，k_T：温度变化比例系数，用于表示在BIDI测试过程中，芯片温度随着速率增加的变化趋势。
T_BIDI(R_max)：在BIDI测试中最大速率下的芯片温度。
T_BIDI(R_min)：在BIDI测试中最小速率下的芯片温度。
R_max：BIDI测试的最大速率。
R_min：BIDI测试的最小速率。
然后用比例系数k_T估算在芯片支持的最高速率下的温度T_BHFI作为BHFI测试的测试持续工作温度：
。
其中，
T_BIDI(R_min)：在BIDI测试中最小速率下的芯片温度。
k_T：温度变化比例系数。
R_chip：芯片支持的最高速率。
R_min：BIDI测试的最小速率。
本发明通过自然语言交互接口，测试人员可以直观地输入测试命令和参数，而无需编写复杂数字测试命令，这大大简化了测试流程，提高了测试过程的灵活性和易用性。由于本发明的测试过程中涉及的命令可以通过自然语言输入，测试人员无需具备深入的硬件描述语言知识，降低了测试人员的学习成本和技能要求，使得更多人员能够参与测试工作。
本发明的自然语言处理引擎通过自定义的命令协议，将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码，这种转换过程既高效又准确，保证了测试结果的可靠性。
需要说明的是，本公开上述的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的***、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、光纤、便携式紧凑磁盘只读存储器（CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行***、装置或者器件使用或者与其结合使用。而在本公开中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行***、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF（射频）等等，或者上述的任意合适的组合。
上述计算机可读介质可以是上述电子设备中所包含的；也可以是单独存在，而未装配入该电子设备中。
可以以一种或多种程序设计语言或其组合来编写用于执行本公开的操作的计算机程序代码，上述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。
附图中的流程图和框图，图示了按照本公开各种实施例的***、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，该模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的***来实现，或者可以用专用硬件与计算机指令的组合来实现。
描述于本公开实施例中所涉及到的单元可以通过软件的方式实现，也可以通过硬件的方式来实现。其中，单元的名称在某种情况下并不构成对该单元本身的限定。
以上介绍了本发明的较佳实施方式，旨在使得本发明的精神更加清楚和便于理解，并不是为了限制本发明，凡在本发明的精神和原则之内，所做的修改、替换、改进，均应包含在本发明所附的权利要求概括的保护范围之内。
Claims (10)
1.一种3D封装的芯片测试***，所述测试***包括测试平台和FPGA测试控制器，其中所述测试平台包括自然语言交互接口和自然语言处理引擎，所述FPGA测试控制器被集成在待测试3D封装芯片中，其特征在于，
所述自然语言交互接口，用于测试人员以自然语言输入测试命令、调整测试参数以及显示测试结果；
所述自然语言处理引擎，用于解析和识别测试人员输入的自然语言命令，以及在自然语言处理引擎中通过自定义的命令协议将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码，以及将测试平台的自然语言处理引擎转化出来的VHDL或Verilog代码输出到FPGA测试控制器，用于控制或部署硬件辅助测试模块；
FPGA测试控制器，用于加载并执行接收到的VHDL或Verilog代码；
其中，在自然语言处理引擎中通过自定义的命令协议将识别到的命令类型和参数转换为FPGA测试控制器能够理解和执行的VHDL或Verilog代码，包括：
为每个可能的命令类型创建一个与之对应的VHDL或Verilog代码模板；
在生成指令时，将识别到的参数值替换到相应的代码模板中；
完成参数替换后，将修改后的代码模板转换为可执行的VHDL或Verilog代码；
其中，在测试准备阶段中将代码模板中的占位符和变量替换为实际的信号和寄存器名。
2.如权利要求1所述的3D封装的芯片测试***，其特征在于，所述控制或部署硬件辅助测试模块，包括：
控制内建自测试BIST模块；
以及部署虚拟的双向内建自测试BIDI模块和内置热失效测试BHFI模块。
3.如权利要求1所述的3D封装的芯片测试***，其特征在于，
测试人员通过用户界面启动测试流程，测试平台自动识别待测3D芯片并获取相关信息，测试平台根据待测3D芯片向测试人员询问芯片的应用场景；
测试平台根据应用场景和历史测试数据，生成一个推荐测试策略；
推荐的测试策略包括一个或多个测试项目，测试平台将推荐的测试策略以表格形式展示给测试人员，表格中包含针对各个测试项目的测试参数和执行/不执行选项；
其中，对于必须执行的测试项目，显示测试参数，对于可选的测试项目，只有选择执行该项目时才会提供相应的测试参数。
4.如权利要求1或3所述的3D封装的芯片测试***，其特征在于，
内建自测试BIST包括了逻辑电路功能测试、存储单元功能测试、I/O功能测试和通过硅孔TSVs测试；
双向内建自测试BIDI的测试项目为高速数据传输接口测试和电源供应完整性测试；
以及内置热失效测试BHFI的测试项目为热稳定性能测试条件下的错误纠正代码测试ECC。
5.如权利要求2所述的3D封装的芯片测试***，其特征在于，
在3D芯片封装中，由FPGA测试控制器与硬件辅助测试模块BIST快速通信，将所述FPGA测试控制器部署在与硬件辅助测试模块部署在中介硅板的不同侧，所述FPGA测试控制器通过硅孔TSVs与硬件辅助测试模块BIST实现通信；
BIST模块与待测芯片的其他模块共享寄存器和内存，具体包括将待测芯片中的其他模块的寄存器或内存作为测试向量生成器和结果分析器的存储空间；
当存在多个可选作为共享的寄存器或内存的其他模块时，选择与所述FPGA测试控制器的水平投影距离最近的模块作为与BIST共享寄存器或内存的模块。
6.如权利要求4所述的3D封装的芯片测试***，其特征在于，对于高性能计算HPC应用场景的BIDI测试，包括在以下模块中配置BIDI功能：
在FPGA测试控制器中配置虚拟BIDI模块的测试电路功能；
在处理器核心模块中配置BIDI的被测电路功能；
在内存控制器模块中配置BIDI的被测电路功能；
在互连网络模块中配置BIDI的被测电路功能；
由FPGA测试控制器接收外部控制器的部署指令后，将相应的配置代码转发到对应的模块中；
所述外部控制器为测试平台。
7.如权利要求4所述的3D封装的芯片测试***，其特征在于，
对所述3D封装芯片执行测试的顺序为先执行BIST测试，如果需要执行BIDI则继续执行BIDI测试，由外部控制器向待测试芯片部署BIDI虚拟模块进行BIDI测试，在BIDI测试执行结束后，判断是否需要执行BHFI测试，再基于BHFI的测试方案参数进行BHFI虚拟模块的测试部署。
8.如权利要求7所述的3D封装的芯片测试***，其特征在于，
根据BIDI测试中使用的测试参数和BIDI测试中返回的测试结果以及芯片的性能参数确定BHFI的部分测试参数，根据BHFI的部分测试参数与BHFI的推荐测试方案中的测试参数的差异大小确定是否需要修改BHFI的推荐测试方案中的部分测试参数；
其中，当两者的差异超过预设阈值时，确定需要调整BHFI的部分测试参数；
以及，确定需要调整BHFI的部分测试参数后通过测试平台的自然语言交互接口向测试用户发起修改提示并接受测试用户对是否修改BHFI推荐测试方案中部分测试参数的反馈。
9.如权利要求8所述的3D封装的芯片测试***，其特征在于，
所述BHFI的部分测试参数为BHFI测试项目热稳定性能测试条件下的错误纠正代码测试ECC的测试持续工作温度。
10.如权利要求8或9中任一项所述的3D封装的芯片测试***，其特征在于，
已知BIDI测试的以下测试参数和测试结果以及芯片性能参数为BIDI测试的最小测试速率:R_min，最大测试速率:R_max，温度传感器反馈的执行BIDI测试时的芯片温度:T_BIDI(R)，芯片支持最高速率R_chip；
对于BHFI测试的测试持续工作温度，计算在BIDI测试中的平均温度变化比例k_T：
k_T=fracT_BIDI(R_max)-T_BIDI(R_min)/(R_max-R_min)，
其中，k_T：温度变化比例系数，用于表示在BIDI测试过程中，芯片温度随着速率增加的变化趋势；
T_BIDI(R_max)：在BIDI测试中最大速率下的芯片温度；
T_BIDI(R_min)：在BIDI测试中最小速率下的芯片温度；
R_max：BIDI测试的最大速率；
R_min：BIDI测试的最小速率；
然后用比例系数k_T估算在芯片支持的最高速率下的温度T_BHFI作为BHFI测试的测试持续工作温度：
，
其中，
T_BIDI(R_min)：在BIDI测试中最小速率下的芯片温度；
k_T：温度变化比例系数；
R_chip：芯片支持的最高速率；
R_min：BIDI测试的最小速率。
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| CN116719684A (zh) | 2023-09-08 |
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