CN116613217B - 一种抑制表面漏电流的肖特基势垒二极管 - Google Patents
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Abstract
本发明公开了半导体功率器件技术领域内的一种抑制表面漏电流的肖特基势垒二极管，包括：N‑型硅衬底；N‑型外延层，设置于N‑型硅衬底上方；P+保护环，设置于N‑型外延层主表面；势垒金属层，设置于N‑型外延层主表面，且势垒金属层设置于P+保护环的环内；沟槽型电容，设置于N‑型外延层主表面，且设置于P+保护环的外侧，沟槽型电容与P+保护环无接触；二氧化硅层，设置于势垒金属层外侧，且二氧化硅层设置于沟槽型电容上方；正面金属层，设置于势垒金属层上方；背面金属层，设置于N‑型硅衬底下方。该肖特基势垒二极管实现了更好的抑制表面漏电流的能力，能有效解决反向击穿不稳定的问题，提高产品可靠性。
Description
技术领域
本发明涉及半导体功率器件技术领域，特别涉及一种抑制表面漏电流的肖特基势垒二极管。
背景技术
目前功率半导体器件的主要研究和发展方向是小型化、大容量、高频化、高效节能、高可靠性和低成本。
肖特基势垒二极管（SBD）不是利用P型半导体与N型半导体接触形成PN结原理制作的，而是利用金属与半导体接触形成的金属-半导体结原理制作的，是一种热载流子二极管。但是由于SBD的反向势垒较薄，且在其表面极易发生电子迁移，造成表面漏电流偏大，反向击穿不稳定，所以提高肖特基势垒二极管表面可靠性是市场应用需求之一。
发明内容
本申请通过提供一种抑制表面漏电流的肖特基势垒二极管，解决了现有技术中常规肖特基势垒二极管反向击穿不稳定的问题，实现了更好的抑制表面漏电流的能力，能有效解决反向击穿不稳定的问题，提高产品可靠性。
本申请实施例提供了一种抑制表面漏电流的肖特基势垒二极管，包括：
N-型硅衬底；
N-型外延层，设置于所述N-型硅衬底上方；
P+保护环，所述P+保护环设置于所述N-型外延层主表面；
势垒金属层，所述势垒金属层设置于所述N-型外延层主表面，且所述势垒金属层设置于所述P+保护环的环内；
沟槽型电容，所述沟槽型电容设置于所述N-型外延层主表面，且设置于所述P+保护环的外侧，所述沟槽型电容与所述P+保护环无接触；
二氧化硅层，所述二氧化硅层设置于所述势垒金属层外侧，且所述二氧化硅层设置于所述沟槽型电容上方；
正面金属层，所述正面金属层设置于所述势垒金属层上方；
背面金属层，所述背面金属层设置于所述N-型硅衬底下方。
上述实施例的有益效果在于：该肖特基二极管主要通过P+保护环的设置增加对电场集中点的抗性，提高芯片抗击穿能力，同时由于P+保护环表面浓度高，可一定程度上抑制表面电子的迁移性；同时在P+保护环外侧增加沟槽型电容 ，从而在肖特基二极管芯片生产过程中因钝化层质量差、沾污或表面处理不净导致出现表面可动电子增多，在电场作用下在外延层上表面发生迁移形成微弱的表面漏电时，可断绝漏电通道，即使电子聚集也无法形成电流，实现了更好的抑制表面漏电流的能力，能有效解决反向击穿不稳定的问题，提高产品可靠性。
在上述实施例基础上，本申请可进一步改进，具体如下：
在本申请其中一个实施例中，所述N-型外延层主表面开设有沟槽，所述沟槽设置于所述P+保护环的外侧，所述沟槽型电容包括设置于所述沟槽槽壁的绝缘层和填充于所述绝缘层之中的多晶硅填充物，所述多晶硅填充物延伸至所述绝缘层上方。通过绝缘层和多晶硅填充物断绝漏电通道，同时多晶硅填充物顶部高于绝缘层，可降低多晶硅刻蚀时对绝缘层造成损伤。
在本申请其中一个实施例中，所述多晶硅填充物上端部的截面呈上短下长的梯形。生产过程中二氧化硅层顶部和多晶硅填充物顶部形状一致，肖特基二极管的正面金属层边缘在P+保护环外侧，所以金属层边缘会延伸至二氧化硅层的凸出部分，梯形结构能够有效保证正面金属层在侧面的良好覆盖，极大的增加正面金属加工余量；另外，若二氧化硅层顶部呈现为弧形或方行凸起，金属易在台阶处出现断裂，导致有效金属场版宽度减小，而二氧化硅层顶部呈现为梯形可有效避免上述情况。
在本申请其中一个实施例中，所述沟槽深度为3μm~6μm。沟槽深度可根据外延厚度进行调整，需大于等于3μm。
在本申请其中一个实施例中，所述沟槽内径大于等于1μm。沟槽内径根据版图设计余量进行设计，最低1μm。
在本申请其中一个实施例中，所述沟槽的内径从上至下逐渐减小或保持一致。
在本申请其中一个实施例中，所述绝缘层厚度大于等于0.3μm。
在本申请其中一个实施例中，所述多晶硅填充物需进行Ph扩散处理。从而降低多晶硅的电阻率。
本申请实施例还提供了一种上述沟槽型电容的结构制备方法，包括以下步骤：
S1：在所述N-型外延层的表面制备氧化层；
S2：通过光刻，打开沟槽环区窗口；
S3：干法刻蚀制得所述沟槽；
S4：制备所述绝缘层；
S5：多晶硅填充；
S6：刻蚀所述多晶硅填充物，保证所述氧化层表面所述多晶硅刻蚀后无剩余；
S7：光刻，在所述多晶硅填充物上保留胶条，胶条宽度小于所述多晶硅填充物环宽，其余位置打开；
S8：刻蚀所述多晶硅填充物和绝缘层，使所述多晶硅填充物顶部呈现上短下长的梯形结构，超出所述N-型外延层表面的所述绝缘层可适当保留或全部去除。
在本申请其中一个实施例中，所述步骤S5中，所述多晶硅填充至所述绝缘层之间无空洞且填充最低点高于所述氧化层的高度。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1.该肖特基二极管主要通过P+保护环的设置增加对电场集中点的抗性，提高芯片抗击穿能力，同时由于P+保护环表面浓度高，可一定程度上抑制表面电子的迁移性；同时在P+保护环外侧增加沟槽型电容 ，实现了更好的抑制表面漏电流的能力，能有效解决反向击穿不稳定的问题，提高产品可靠性；
2.该肖特基二极管通过绝缘层和多晶硅填充物构成的沟槽型电容断绝漏电通道，同时多晶硅填充物顶部高于绝缘层，可降低多晶硅刻蚀时对绝缘层造成损伤；
3.该肖特基二极管中二氧化硅层顶部呈梯形结构，由于肖特基二极管的正面金属层边缘在P+保护环外侧，所以金属层边缘会延伸至二氧化硅层的凸出部分，梯形结构能够有效保证正面金属层在侧面的良好覆盖，极大的增加正面金属加工余量；另外，若二氧化硅层顶部呈现为弧形或方行凸起，金属易在台阶处出现断裂，导致有效金属场版宽度减小，而二氧化硅层顶部呈现为梯形可有效避免上述情况。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
图1为实施例1中一种抑制表面漏电流的肖特基势垒二极管的结构示意图。
其中，1、背面金属层；2、N-型硅单晶衬底；3、N-型外延层；4、势垒金属层；5、P+型保护环；6、二氧化硅层；7、正面金属层；8、多晶硅填充物；9、绝缘层。
具体实施方式
下面结合具体实施方式，进一步阐明本发明，应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“竖直”、“外周面”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本发明描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
本申请实施例通过提供一种抑制表面漏电流的肖特基势垒二极管，解决了现有技术中常规肖特基势垒二极管反向击穿不稳定的问题，实现了更好的抑制表面漏电流的能力，能有效解决反向击穿不稳定的问题，提高产品可靠性。
本申请实施例中的技术方案为解决上述问题，总体思路如下：
实施例1：
如图1所示，一种抑制表面漏电流的肖特基势垒二极管，包括背面金属层1、N-型硅单晶衬底2、N-型外延层3、势垒金属层4、P+型保护环5、二氧化硅层6、正面金属层7、多晶硅填充物8和绝缘层9：
N-型外延层3设置于N-型硅单晶衬底2上方，N-型外延层3采用气相外延工艺生长，掺杂元素为Ph，掺杂浓度为6×1014cm-3，厚度为12μm；
P+保护环5，P+保护环5设置于N-型外延层3主表面，P+保护环5通过离子注入B杂质再高温扩散炉退火以实现，P+保护环5减少边缘电场作用，改善了二极管的反向特性；
势垒金属层4设置于N-型外延层3主表面，且势垒金属层4设置于P+保护环5的环内，势垒金属层4的材质为NiPt，且Pt含量为55%-65%；
N-型外延层3主表面开设有沟槽，沟槽设置于P+保护环5的外侧，沟槽型电容包括设置于沟槽槽壁的绝缘层9和填充于绝缘层9之中的多晶硅填充物8，多晶硅填充物8延伸至绝缘层9上方，多晶硅填充物8顶部的截面呈上短下长的梯形，沟槽型电容与P+保护环5无接触，沟槽深度为3μm~6μm，沟槽内径大于等于1μm，绝缘层9材质主要是二氧化硅，氧化温度在1000~1150℃之间，厚度在0.3μm以上，多晶硅填充物8需进行磷扩散，沟槽型电容可抑制表面电子迁移，提高二极管的击穿稳定性，同时正梯形结构可有效提升正面金属覆盖性；
二氧化硅层6设置于势垒金属层4外侧，且二氧化硅层6设置于沟槽型电容上方，二氧化硅层6顶部和多晶硅填充物8顶部形状一致，二氧化硅层6消除边缘区域的电场，提高耐压值，同时二氧化硅层6还能够对器件进行保护，防止离子沾污；
正面金属层7设置于势垒金属层4上方，正面金属层7为多层金属结构；
背面金属层1设置于N-型硅单晶衬底2下方，背面金属层1为多层金属结构。
其中，沟槽的内径可为从上至下保持一致，也可为从上至下逐渐减小。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
1.该肖特基二极管主要通过P+保护环的设置增加对电场集中点的抗性，提高芯片抗击穿能力，同时由于P+保护环表面浓度高，可一定程度上抑制表面电子的迁移性；同时在P+保护环外侧增加沟槽型电容 ，实现了更好的抑制表面漏电流的能力，能有效解决反向击穿不稳定的问题，提高产品可靠性；
2.该肖特基二极管通过绝缘层和多晶硅填充物构成的沟槽型电容断绝漏电通道，同时多晶硅填充物顶部高于绝缘层，可降低多晶硅刻蚀时对绝缘层造成损伤；
3.该肖特基二极管中二氧化硅层顶部呈梯形结构，由于肖特基二极管的正面金属层边缘在P+保护环外侧，所以金属层边缘会延伸至二氧化硅层的凸出部分，梯形结构能够有效保证正面金属层在侧面的良好覆盖，极大的增加正面金属加工余量；另外，若二氧化硅层顶部呈现为弧形或方行凸起，金属易在台阶处出现断裂，导致有效金属场版宽度减小，而二氧化硅层顶部呈现为梯形可有效避免上述情况。
实施例2：
一种如实施例1中沟槽型电容的结构制备方法，包括以下步骤：
S1：在N-型外延层的表面制备0.5μm ~1μm氧化层，该氧化层为热氧化工艺制备，温度在900~1100℃之间；
S2：通过光刻，打开沟槽环区窗口，窗口宽度可根据图形余量设计，一般大于1μm；
S3：干法刻蚀制得沟槽，一般沟槽深度为3μm~6μm；
S4：制备绝缘层9，主要是二氧化硅层，氧化温度在1000~1150℃之间，厚度在0.3μm以上；
S5：多晶硅填充，要求多晶硅填充无空洞且填充最低点高于N-型外延层表面氧化层的高度；
S6：多晶硅刻蚀，保证氧化层表面多晶硅刻蚀后无剩余；
S7：再进行光刻，在多晶硅上保留胶条，胶条宽度小于多晶硅环宽，其余位置全部打开；
S8：刻蚀多晶硅和二氧化硅，使多晶硅顶部呈现上短下长的正梯形结构，超出N-型外延层表面的二氧化硅层可适当保留或全部去除。
实施例1中的肖特基二极管其他部分的制备工艺同常规肖特基二极管。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (8)
1.一种抑制表面漏电流的肖特基势垒二极管，其特征在于，包括：
N-型硅衬底；
N-型外延层，所述N-型外延层设置于所述N-型硅衬底上方；
P+保护环，所述P+保护环设置于所述N-型外延层主表面；
势垒金属层，所述势垒金属层设置于所述N-型外延层主表面，且所述势垒金属层设置于所述P+保护环的环内；
沟槽型电容，所述N-型外延层主表面开设有沟槽，所述沟槽设置于所述P+保护环的外侧，所述沟槽型电容包括设置于所述沟槽槽壁的绝缘层和填充于所述绝缘层之中的多晶硅填充物，所述多晶硅填充物延伸至所述绝缘层上方，所述多晶硅填充物上端部的截面呈上短下长的梯形，所述沟槽型电容与所述P+保护环无接触；
二氧化硅层，所述二氧化硅层设置于所述势垒金属层外侧，且所述二氧化硅层设置于所述沟槽型电容上方；
正面金属层，所述正面金属层设置于所述势垒金属层上方；
背面金属层，所述背面金属层设置于所述N-型硅衬底下方。
2.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述沟槽深度为3μm~6μm。
3.根据权利要求2所述的肖特基势垒二极管，其特征在于：所述沟槽内径大于等于1μm。
4.根据权利要求3所述的肖特基势垒二极管，其特征在于：所述沟槽的内径从上至下逐渐减小或保持一致。
5.根据权利要求4所述的肖特基势垒二极管，其特征在于：所述绝缘层厚度大于等于0.3μm。
6.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述多晶硅填充物需进行Ph扩散处理。
7.一种如权利要求1-6任一所述的肖特基势垒二极管的沟槽型电容的结构制备方法，包括以下步骤：
S1：在所述N-型外延层的表面制备氧化层；
S2：通过光刻，打开沟槽环区窗口；
S3：干法刻蚀制得所述沟槽；
S4：制备所述绝缘层；
S5：多晶硅填充；
S6：刻蚀所述多晶硅填充物，保证所述氧化层表面所述多晶硅刻蚀后无剩余；
S7：光刻，在所述多晶硅填充物上保留胶条，胶条宽度小于所述多晶硅填充物环宽，其余位置打开；
S8：刻蚀所述多晶硅填充物和绝缘层，使所述多晶硅填充物顶部呈现上短下长的梯形结构，超出所述N-型外延层表面的所述绝缘层可适当保留或全部去除。
8.根据权利要求7所述的结构制备方法，其特征在于：所述步骤S5中，所述多晶硅填充至所述绝缘层之间无空洞且填充最低点高于所述氧化层的高度。
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